ブートストラップ回路の最適設計

ブートストラップ回路の最適設計をまとめておきます。

 

こちらのアプリケーション・レポートが参考になります。

Bootstrap Circuitry Selection for Half-Bridge Configurations

 

ここでの設計課題は、ブートストラップ・ダイオードの選定です。

SBD(STPS2150)とFRD(STTH1R02)のどちらが最適かを検討します。

 

ハーフブリッジ・ドライバをSi8244,

ブートストラップ抵抗を1 Ohm,

ブートストラップ・コンデンサの容量を1uF,

バイパス・コンデンサの容量を10uFとして、

電源レールが+-48V、

スイッチング周波数が1MHzのD級 GaN FET(TPH3206PS)アンプの

アイドル時の様子を

LTspiceでシミュレーションしてみます。

 

まず、逆回復電流の過渡解析です。

SBDはほとんど発生しません。

FRDは-100mAほど発生します。

 

つぎに、出力電圧のノイズフロアのFFTです。

SBDは-97dBです。

FRDは-82dBです。

 

結論として、高速D級アンプでは、

ブートストラップ・ダイオードの選択によって、

ノイズレベルに大きな違いがでます。

 

IRS2092がSiC/GaN D級アンプに使いにくい理由

D級アンプのソリューションとしてポピュラーなIRS2092ですが、

高速SiC/GaN FETディバイス(C3M0280090D, TPH3206PSBなど)に適用しようとすると、

使いにくい点があるので、まとめておきます。

 

まず、動作周波数が800kHzまでというのが、ネックになります。

高速ディバイスを用いて自励発振式で単純に回路を組むと、

容易に1MHzを超えてしまうため、

実回路では対策をしないと動作しません。

 

Si8244は8MHzまで動作します。

 

実際の設計では、スイッチング周波数が2MHzを超えると、

表皮効果によって、スイッチングノードの発熱が大きくなって、

PCBのトレースが2Ozの基板でも焦げてしまうので、

注意が必要です。

 

また、スナバ回路(DCリンク、スイッチングノード、Zobelなど)の

抵抗の発熱も無視できなくなってきます。

 

つぎに、デッドタイムの設定値が4段階(25/40/65/105ns)

しか設定できない点です。

Si8244は0.4nsから1usまで、抵抗値の系列もしくは

ポテンショメータで無段階で設定できます。

 

実際の設計では、

デッドタイムはZVSを達成するために、

スイッチングディバイスに合わせてきめ細かく設定する必要があります。

 

最後に、
自励発振周波数を下げるためには、

プロパゲーションディレイを大きくするのが簡単ですが、

IRS2092はモノリシック構成で、

OTA(エラーアンプ・積分器)、

コンパレータ、

ゲートドライバ(IRS20957S)が

一体となっているため、

積分器の抵抗値とデッドタイムで調整するしかありません。

 

なお、IRS2092のリファレンス・デザインとして、

IRAUDAP7D

が参考になります。

 

これに対して、

ディスクリート(ADA4001-2, LT1713, Si8244など)構成では、

電流モードなど、

多重の状態フィードバックループを含めた対応がとれます。

なお、IRS20957Sによるディスクリート構成のリファレンス・デザインとして、

IRAUDAMP4A

IRAUDAMP6

が参考になります。

 

3レベルPWM D級アンプの試作

3レベルPWM D級アンプを試作しました。

 

主要ディバイスは、

制御用にADA4001-2,

三角波生成用にLT6275,

電流検出にLT1995,

コンパレータにLT1713,

PWMドライバにSi8244,

出力段のSiC MOSFETにC3M0280090D

をそれぞれ使用しています。

 

肝心の音は、

エージングが進んでいる段階ですが、

リファレンスモニタに用いているS-300

ロックコンサートのライブ音源を聴く限り、

自然な感じで色づけのない感じです。

 

ハーフブリッジのGaN電流モードD級アンプとの比較になりますが、

もはやこのレベルになると、

フルブリッジやハーフブリッジなどの

回路方式による音質の違いというのはほとんど感じられません。

 

400Wの出力が必要でない限り回路規模が大きくなるので、

100Wまでならハーフブリッジの電流モードD級アンプで

十分なのかもしれません。

 

3レベルPWM D級アンプの基板設計の改良

3レベルPWM D級アンプの基板設計の改良です。

回路図は定数と部品(電流検出抵抗、LPFのMLCCなど)を

若干変変更しています。

配線図です。

制御部を左側に集めて、電力変換部を右側に集めています。

基板上面のベタパターンです。

BTLなので、電力変換部のグランドを局所化して、

電源レールの取り回しを工夫しています。

また、

スイッチングノードやスナバ回路を局所化しています。

主に左から、制御部電源(-5V, +5V),

ハーフブリッジドライバ電源(+15V(-50V基準)),

パワーグランド(0V)です。

基板下面のベタパターンです。

主に、左から、アナロググランド(0V)、

ハーフブリッジドライバグランド(-50V)、

電源レール(+-50V)です。

フルブリッジ構成で、

制御部のICが10個になるなど、

部品点数が多いので、

レイアウトするだけでも、

なかなか大変です。

 

電流モードのD級GaN MOSFETアンプの試作

電流モードのD級GaN MOSFETアンプを試作しました。

LT1057でPI制御(インダクタ通過前の電圧とインダクタ通過後の電圧状態フィードバック)、

LT1995で電流状態のフィードバック(インダクタ通過後の電流検出)をLT1016に対して行っています。

また、今回は高耐圧のMLCCでLPFとZobelのフィルムコンデンサを置き換えています。

基本回路はいつも通り、ゲートドライバはSi8244,

出力段はTPH3206PSBです。

保護回路として、

LM339でUVPとDCPを実装しています。

 

LT Spiceシミュレーションでは、電圧モードの自励発振式と比較して、

無入力時の可聴帯域におけるノイズフロアが15から20dB程度下がることがわかっています。

 

電流モードの自励発振式における無入力時の出力電圧のFFT

電圧モードの自励発振式における無入力時の出力電圧のFFT

 

実際、試聴してみても電源の整流ハムノイズが明らかに下がります。

音質的にはLPFによるピークが下がる分、

電圧モードよりも相対的に高域はおとなしくなりますが、

低域の明瞭感は明らかに向上します。

 

電流モードのD級GaN MOSFETアンプの設計

D級パワー・アンプの回路設計

第6章 電流モードのハーフ・ブリッジD級パワー・アンプ

を参考にして、

これまでの電圧モード(LPFを含まない帰還構成)を踏まえて、

電流モード(LPFを含む帰還構成)の設計をしてみます。

 

まず、LT Spiceによるシミュレーションモデルです。

本来は、積分器の入力もLPFを含める形で設計するようですが、

必要な自励発振周波数(800kHz程度)が得られないため、

LPF通過前のスイッチングノードの電圧を積分制御(LT1122)に入力し、

比例制御(LT1122)で積分制御の出力とLPF通過後の出力電圧を差動増幅後、

電流検出器(LT1995)の出力(LPFのコイルの電流に比例する電圧)とともに

比較器(LT1016)に入力しています。

電流検出器の出力振幅で自励発振周波数を調整して、

積分器の時定数で、負荷抵抗が最大(シミュレーションでは10kΩ)の時の

安定性を確保します。

ハーフブリッジ(TPH3206PSB)がアイドル時にZVSになるように

デッドタイムはゲートドライバ(Si8244)で、120nsに調整しています。

 

つぎに+-1V, 10kHzの矩形波入力時の過渡応答を示します。

FFTはこちらです。

 

電圧モードのD級GaNアンプは、

積分器だけの簡単な制御回路で、

自励発振周波数が高い(1.3MHz程度)反面、

ZVSにするためにはデッドタイムを長くする必要(200ns)があります。

そのため、ゼロクロス歪みがやや大きいのと、

大振幅時に反対側のPWMのパルス幅が0になる(Sliver Pulse)ため、

B級動作のような状態になっています。

 

一方、電流モードのD級GaNアンプは、

比例制御と電流検出のオペアンプが増えるため制御回路がやや複雑にはなりますが、

LPFの負荷変動を制御できるのと、

定電流アンプにPI制御を組み合わせて定電圧アンプにしているため、

過電流保護回路(OCP)の代わりに直流保護回路(DCP)を盛り込めます。

 

肝心の音の違いはどの程度でしょうか?

試作をしてみるしかなさそうです。

 

D級GaNおよびSiC MOSFETアンプのデッドタイムの最適化

GaN(TPH3206PSB)ととSiC(C3M0280090D)の

両方でハードスイッチングのD級アンプを試作した結果得られた、

デバイスの特性の違いやD級アンプでの設計の考慮点をまとめておきます。

 

なお、参考資料としては次の2つがわかりやすいです。

Dead-Time Optimization for Maximum Efficiency

SiC MOSFET:ゲートドライブの最適化

 

まず、デッドタイム24nsでしばらく動作させたGaN MOSFETアンプの状況です。

基板右側中央のゲートドライバ(Si8244)周辺の

アクロスザラインのスナバ抵抗(4.7Ω 1W)、

ブートストラップダイオード(1N4148)の電流制限抵抗(4.7Ω 1/4W)、

ゲート抵抗(4.7Ω 1/4W)およびその周辺の基板のレジストが

変色しているのがわかります。

 

また、ブートストラップダイオードの故障も発生しました。

これは、GaNをハードスイッチングで使用すると、

非常に大きなdi/dtによって、

ドレインソース間電圧が増大することに起因しているようです。

 

対策としては、アクロスザラインのスナバは抵抗なしの

0.1uF 250V X7R MLCCに変更して、

電流制限抵抗とゲート抵抗は10Ω 1/4Wに変更しました。

 

また、デッドタイムを200nsに伸ばして、

アイドル時はZVS動作をさせるように設定しました。

 

SiC MOSFETアンプは内部ゲート抵抗が26Ωと大きく、

ハードスイッチングに伴うオーバーシュートも小さいようで、

基板に問題は発生していませんが、

アクロスザラインのスナバは0.1uFに変更しました。

また、デッドタイムも120nsに伸ばして、

ZVS動作をさせるように設定しました。

 

SiCはゲート電圧(Vgs)0Vではゲート電荷(Qg)が1nC残るため、

アイドル時のオフセット電圧が4mV程度残ります。

これに対して、GaNではほぼ0mV程度となっています。

 

ZVS動作にすることによって、

ヒートシンクの発熱がほぼなくなるのと、

アイドル時のハードスイッチングで発生していた

ノイズとオフセット電圧が減少します。

また、効率の増大(消費電力の低下)によって、

電源レールの電圧も上昇します。

 

自励発振式のD級アンプの場合、

PWMのデューティ比に応じて、

ハードスイッチングを伴う部分的なZVS動作を行うため、

効率とノイズ特性では良好な結果が得られます。

 

TPH3206PSBによるD級GaN MOSFETアンプの試作

TPH3206PSBを用いてD級GaN MOSFETアンプを試作しました。

基板と定数はC3M0280090DによるD級SiC MOSFETアンプと同じです。

TPH3206PSBはピン配置がGSDで、

ソースタブからケルビン接続を行っています。

LT Spiceシミュレーションによると、自励発振周波数は3MHz程度となっています。

アイドル時の出力オフセット電圧の実測値は、ほぼ0mVなので、

スイッチングノイズはC3M0280090D(実測Vos=10mV程度で信号線への放射ノイズからの影響が大きい)

よりも少ないようです。

TPH3206PSB(GaN)の音質は、C3M0280090D(SiC)よりも、緻密でおとなしい感じです。

 

 

C3M0280090DによるD級SiC MOSFETアンプの試作

C3M0280090DによるD級SiC MOSFETアンプを試作しました。

主回路には、

スイッチングMOSFETにC3M0280090D,

ゲートドライバにSi8244,

コンパレータにLT1016,

積分器にLT1122,

をそれぞれ用いて、

出力は100W(8Ω),

ゲインは30倍,

ゲート抵抗は4.7Ω,

デッドタイムは24ns,

アイドル時の自励発振周波数は3.19MHz/3.23MHzとしています。

 

また、保護回路には、

電流検出にLT1990,

コンパレータにLM339,

を用いて、

UVPとOCPを実装しています。

 

肝心の音の方は、

DSDの音を直接スピーカーで聴いているような感じで、

ソースの音がそのまま出てきます。

 

スイッチングMOSFETの発熱も少ないので、

通常の音量であれば、

ヒートシンクも温かくなる程度です。