C3M0280090DによるAB級SiC MOSFETアンプの位相補償

C3M0280090DによるAB級SiC MOSFETアンプの位相補償を再検討します。

LT1166の回路図(Figure 19. 100W Audio Amplifier) が元になっています。

主な位相補償の変更点は、R4=1k, R24=6.8kになります。

Base Stopper, Gate Stopperは発振防止のため、

ともに100Ωとしています。

 

LTspiceの回路図です。

周波数応答がこちらです。

1stポールが61kHz、2ndポールが13MHz、

一番周波数応答の悪いC点(赤)で、

位相余裕@1.1MHz=82.8deg, ゲイン余裕@7.2MHz=9.8dB

となりました。

 

定数変更後の試作基板はこちらです。

バイパスコンデンサは、

ブートストラップ電源(+-15V)に63PZA22M8X10と、

メインレール(+-50V)にRFS-50V220MH3#A-T2です。

無信号時の出力オフセットはLch=3.8mV, Rch=10.8mVとなりました。

音はエージングが進むにつれて、いい感じになっています。

重低音も問題なくでています。

 

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の位相補償

C3M0280090DによるSiC MOSFETアンプで使用している、

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の

位相補償についてまとめておきます。

 

まず、ポイントとなる図と説明をLT1166およびLT1360のデータシートから引用します。

 

シャント・レギュレータのドライブ

入力相互コンダクタンス段をドライブせずに、シャン
ト・レギュレータを直接電流ドライブすることができま
す。この方法には速度が向上する利点があり、gm段を
補償する必要がなくなります。ピン2をフロートさせる
と、LT1166を帰還ループの内側に置き、バイアス電流
源を通してドライブすることができます。入力相互コン
ダクタンス段はバイアスされたままで、回路動作に影響
を与えることはありません。図7のRLを使用すれば、入
力信号でオペアンプの電源電流を変調することができま
す。このオペアンプは、電源リードを電流源出力とする
V/Iコンバータとして機能します。負荷抵抗とオペアン
プの正入力は、LT1166の出力に接続され、AV=1V/Vと
するために帰還されます。コンデンサCFはITOPと
IBOTTOM間の不整合による出力VOSをなくし、DCにポー
ルを形成し、1/RFCFにゼロを形成します。MOSFETの位
相がループの安定性を低下させる前に、オペアンプの利
得が-1V/Vとなるようにゼロ周波数を選択します。

Circuit Operation
The LT1360 circuit topology is a true voltage feedback
amplifier that has the slewing behavior of a current feedback
amplifier. The operation of the circuit can be understood
by referring to the simplified schematic. The inputs
are buffered by complementary NPN and PNP emitter
followers which drive a 500W resistor. The input voltage
appears across the resistor generating currents which are
mirrored into the high impedance node. Complementary
followers form an output stage which buffers the gain
node from the load. The bandwidth is set by the input
resistor and the capacitance on the high impedance node.
The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.
The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load and
has no effect under normal operation. When driving a
capacitive load (or a low value resistive load) the network
is incompletely bootstrapped and adds to the compensation
at the high impedance node. The added capacitance
slows down the amplifier which improves the phase
margin by moving the unity-gain frequency away from the
pole formed by the output impedance and the capacitive
load. The zero created by the RC combination adds phase
to ensure that even for very large load capacitances, the
total phase lag can never exceed 180 degrees (zero phase
margin) and the amplifier remains stable.

LT1166のシャントレギュレータのドライブの説明によると、

コンデンサCFはITOPとIBOTTOM間の不整合による出力VOSをなくし、

DCにポールを形成し、1/RFCFにゼロを形成します。

MOSFETの位相がループの安定性を低下させる前に、

オペアンプの利得が-1V/Vとなるようにゼロ周波数を選択します。

とあるので、

ゼロ周波数で位相補償できることがわかります。

また、DCのポールはCFで決定されるので、

ゼロ周波数はRFで決定することにします。

 

また、LT1360の回路動作の説明によると、

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

とあるので、

RFを小さくすると、

ゼロ周波数とスルーレートが

それぞれ大きくなることがわかります。

 

LT SPICEによるシミュレーションと試作による確認で、

最終的なLT1360の定数は、

RL=150Ω, Rin=1kΩ, RF=510Ω, CF=3300pFとしました。

緑が位相補償調整後(RF=510Ω),

青が位相補償調整前(RF=3.3K)のLT1360の出力です。

 

位相補償調整後は、

位相余裕=85deg、

ゲイン余裕=9.9dBと十分な値となっています。

 

C3M0120090DによるAB級 SiC MOSFETアンプの回路設計

Wolfspeed(CREE)のC3M0120090Dで、

LT1166によるブートストラップアンプを再設計しました。

 

LT1166はゲート電圧を0/+-12Vまでしか駆動できないため、

従来のゲート電圧の高いSiC MOSFETの駆動には工夫が必要ですが、

C3M0120090Dはゲート電圧を0/+15Vで駆動できるので問題なく動作します。

 

ところが、CREEの提供するSPICEモデルが温度パラメータを盛り込んでいて、

非線形の振る舞いをするため、オーディオアンプのシミュレーションには適しません。

そのため、データシートをもとにVDMOSモデルを作成しました。

.MODEL C3M0120090D VDMOS (NCHAN
+VTO=3.5 KP=2.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=100e-12 CGDMIN=4e-12 a=0.5
+CGS=347p CJO=0.2875n M=1.0 VJ=4.8

 

LT1166のデータシートに基づく、

ブートストラップアンプの回路は次のようになります。

エミッタディジェネレーションBJTドライバで

出力SiC MOSFETを駆動する準コンプリメンタリ構成です。

 

発振防止対策として、

BJTに対してベースストッパ(100Ω)とスピードアップコンデンサ(470pF)を

SiC MOSFETに対してゲートストッパ(100Ω)を適用しています。

 

+-1.5V, 10kHzの矩形波入力時のSPICE過渡解析とFFTの結果を示します。

ゲインは27dB(Av=-22.4)、

ノイズフロアは-120dBで、

偶数次高調波は-60dBとなっています。

周波数解析の結果を示します。

帯域はDC-64kHz(-3dB)、

ゲイン交差周波数は900kHzで位相余裕は70degあります。

 

なお、サスペンデッド電源としては、

絶縁型DC-DCコンバータ(DPBW03G-15)を用いて、

実装を単純化します。

 

 

SiC MOSFETアンプの試作

SCT2450KEでの試作です。

回路図はこちら。

 

LT1166による準コンプリメンタリで、

ベースストッパーは100Ω、ゲートストッパーは120Ω、バイアスは1A, 出力段のバイパスコンデンサは1000uFとしています。

実際の試作機はこちら。

LT4320とFDH038AN08A1による理想ダイオード電源でならしています。

 

肝心の音の印象は、締まった低音と臨場感のある高音で、ややおとなしい感じです。

LT1364によるヘッドホンドライバで聴いている音の感じをややドライにした感じで、

音の見通しがよく、ソースの音がそのまま出てくる感じです。

ベースラインやコーラスが聞き取りやすいです。

 

 

容量性負荷とスルーレートの関係

Lt1166のデータシートから100Wオーディオパワーアンプの回路図を引用します。

この回路の

ユニティゲインバッファ段:U2(LT1363), U3(Lt1360), U4(LT1166)のM1とM2のゲート容量に対する

出力抵抗(R16,R13=30Ω)とゲート抵抗(R18,R15=100Ω)に関連する記述

(パルスフィデリティをよくするために出力抵抗を伝送路の特性インピーダンスと一致させる)と

電圧増幅段:U1(LT1166)のM1とM2の出力容量と帰還容量に対するゲインとスルーレートの関係に関連する記述

(スルーレートを上げるにはゲインを下げる)を

 

LT136o/L1363のデータシートから引用します。

Capacitive Loading

The LT1360 is stable with any capacitive load.

This is accomplished by sensing the load induced output pole
and adding compensation at the amplifier gain node.

 

As the capacitive load increases,

both the bandwidth and phase margin decrease

so there will be peaking in the frequency domain

and in the transient response

as shown in the typical performance curves.

The photo of the small signal response with 500pF load shows 60% peaking.

The large-signal response with a 10,000pF load shows

the output slew rate being limited to 5V/ms by the short-circuit current.

 

Coaxial cable can be driven directly,

but for best pulse fidelity a resistor of value equal to the characteristic
impedance of the cable (i.e., 75W) should be placed in series with the output.

The other end of the cable should be terminated with the same value resistor to ground.

Circuit Operation

The LT1360 circuit topology is a true voltage feedback amplifier

that has the slewing behavior of a current feedback amplifier.

The operation of the circuit can be understood by referring to the simplified schematic.

The inputs are buffered by complementary NPN and PNP emitter followers

which drive a 500W resistor.

The input voltage appears across the resistor generating currents

which are mirrored into the high impedance node.

Complementary followers form an output stage

which buffers the gain node from the load.

The bandwidth is set by the input resistor and the capacitance

on the high impedance node.

 

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

The LT1360 is tested for slew rate

in a gain of –2 so higher slew rates can be expected in gains of 1

and –1, and lower slew rates in higher gain configurations.

The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load

and has no effect under normal operation.

When driving a capacitive load (or a low value resistive load)

the network is incompletely bootstrapped

and adds to the compensation at the high impedance node.

The added capacitance slows down the amplifier

which improves the phase margin

by moving the unity-gain frequency away from the pole formed

by the output impedance and the capacitive load.

The zero created by the RC combination adds phase

to ensure that even for very large load capacitances,

the total phase lag can never exceed 180 degrees (zero phase margin)

and the amplifier remains stable.

容量性負荷ドライブ時のゲインのピークを抑える方法

AN884 オペアンプによる容量性負荷の駆動に、

シャント抵抗を使って容量性負荷による応答ピーキングを低減する方法がしめされています。

 

具体的な応用としてはLT1166のシャントレギュレータを

LT1360でカレントソースドライブする際の応答ピーキングを低減するのが目的になります。

LT1166のデータシートからカレントソースドライブの回路図を引用します。

ここでRIN=1kΩ, RL=150Ωは固定とします。

RfとCfの値を応答ピーキングが0dBになるように決定するのが目標です。

LT1360のデータシートから周波数応答と容量性負荷の図を引用します。

TPH3205WSBQAの入力容量が2200pFなので、

上下2つの容量性負荷によるDC電流の引き込み(LT1166のITOPと
IBOTTOM間の不整合による出力VOSに関連)を防ぐために、

Cf=4700pFとします。

 

Rf/RINでゲインが決まるため、SPICEシミュレーションで

Rf=6.8kΩ(6.8k/1k=16.7dB)が得られます。

 

LTspiceのAC解析の図を示します。

水色:Peak=-1.9dB(Rf=6.8kΩ, Cf=4700pF)

緑:Peak=1.8dB(Rf=3.3kΩ, Cf=3300pF)

GaN MOSFETアンプの性能

LT1166のデータシート Figure7. Current Source Driveの、

currentsourcedrive_bipolarbufferamp
RIN, RL, RF, CFのGaN MOSFETアンプにおける
最適値を探したところ、
RIN=2.4kΩ, RL=150Ω, RF=0Ω, CF=100pFとなりました。

具体的には、I/V変換をしているオペアンプ(U3: LT1360)の

電源ピン電流のゲインと位相が

できるだけなだらかになるようにすることがポイントのようです。

オペアンプの出力(C点)の位相余裕とゲイン余裕を大きくすることと、

THD-20を小さくすることを目標にすると、

電流変調の位相とゲインがピークやディップを持ってもわかりにくいようです。

 

これまでの結果として、
GaN MOSFETアンプのシミュレーション上の
特性値を上げておきます。

周波数特性:10-55kHz(-3dB)
歪率(THD-20, 入力:2Vpp, 20kHz正弦波):
8Ω,  55W, 0.002243%
4Ω, 110W, 0.004343%
2Ω, 219W, 0.006039%

最低インピーダンスが3Ωになるようなスピーカーでも、
余裕を持って鳴らせる値になっています。

(※実際の周波数特性はDCが下限。

実際の最大出力はTPH3205WSBのPD=125Wが上限。)

 

歪率自体もLT1166のデータシート
Figure 19. 100W Audio Amplifier

100waudioamplifier

(U2: LT1363のピン番号2, 3が入れ違っているので注意して下さい)
ドライバ段のないIRF530, IRF9530による
純コンプリメンタリの構成(0.005084%)よりも、

BJTによるドライバ段(2SC4883A, 2SA1859A)

(LT1166データシート Figure 8. Bipolar Buffer Ampを参照)と

GaN MOSFET(TPH3205WSB)による

準コンプリメンタリのパワー段による構成(0.002243%)

の方がよい値になっています。

 

設計目標は十分、達成しているので、試作に入りたいと思います。

 

GaN MOSFETアンプの発振対策 その2

LT1166のデータシートとLT1360のデータシートを読んでいて、

いくつか気が付いた点を上げておきます。

 

回路の残りの部分(A点からD点)は、
超低歪みのユニティ・ゲイン・バッファになります。

ユニティ・ゲイン・バッファの主要部品はU4(LT1166)です。
このコントローラには2つの重要な機能があります。
すなわち、R20とR21の電圧積を一定に維持しながら、
M1とM2のゲート間のDC電圧を変化させること。
そして、電流制限を行って、
短絡時にM1とM2を保護することです。

U3の役割は、M1とM2のゲートをドライブすることです。
このアンプの実際の出力は、
一見したところ考えられる点Cではなく電源ピンです。
R6を流れる電流を使用して電源電流を変調し、
VTOPおよびVBOTTOMをドライブします。

U3の出力インピーダンス(電源ピンを通した)は非常に高いため、
20kHzでの歪みを非常に低く抑えるのに必要な速度と精度で
M1およびM2の容量性入力をドライブすることはできません。

U2の目的は、低出力インピーダンスを通して、
M1およびM2のゲート容量をドライブし、
M1およびM2の相互コンダクタンスの非直線性を低減することです。

R24とC4は、U2がU3とU4を管理しなくなるが、
利得が1になると自身を管理するような周波数よりも
高い周波数を設定します。

The parallel combination of the feedback resistor and gain
setting resistor on the inverting input can combine with
the input capacitance to form a pole which can cause
peaking or oscillations. For feedback resistors greater
than 5kΩ, a parallel capacitor of value
CF > RG x CIN/RF
should be used to cancel the input pole and optimize
dynamic performance. For unity-gain applications where
a large feedback resistor is used, CF should be greater
than or equal to CIN.

Coaxial cable can be driven directly, but for best
pulse fidelity a resistor of value equal to the characteristic
impedance of the cable (i.e., 75Ω) should be placed in
series with the output. The other end of the cable should
be terminated with the same value resistor to ground.

The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.

The LT1360 can be used in all traditional op amp
configurations including integrators and applications such
as photodiode amplifiers and I-to-V converters where
there may be significant capacitance on the inverting
input.

まず、U3はI/V変換で電源ピンを通じて、
BJTのダーリントンドライバを経由してゲートをドライブしていますが、
もともとのLT1166のデータシートの回路では、
ゲインを持たせる構成のために、
ゲイン余裕と位相余裕が取れなくなってしまいます。

そこで、RF=RG=1kΩ、CF=10pFのユニティゲイン構成にしたところ、
周波数特性が改善してゲイン余裕と位相余裕が確保できました。

次に、U2(LT1363)は、もともと33Ωの出力抵抗で
ゲート容量をドライブしていますが、
出力段のゲートストッパーの値に合わせて100Ωにしたところ、
ドライブ電流のピークが下がって歪率が改善しました。

また、エミッタディジェネレーションの抵抗値を100Ωから47Ωに変更し、

バイアス電流を増やしてターンオフの追従性を高めました。

 

これらの結果として、2Ω負荷でもドライブできるようです。

2ohmloaddrive

GaN MOSFETアンプの発振対策

GaN MOSFETアンプの設計で、

SPICEシミュレーションを用いて、

ganampascgz

周波数応答、

ganamp_fr

矩形波応答、

ganamp_pr

静止バイアス電流、

正弦波応答を観察しながら

パラメータを詰めた結果をまとめておきます。

 

まず、GaN MOSFET(TPH3205B)に限らず、

入力容量が1000pFを越えるようなMOSFETをパワー段に用いると

ゲート電圧に寄生発振が起きるのが普通です。

 

今回は47Ω+100pFのゲートゾーベル(Gate Zobel)をゲートとドレイン間に設定して

100Ωのゲートストッパーでも抑制できない寄生発振を抑えています。

 

また、オペアンプ(LT1360)のI/V変換により電源ピンでゲートをドライブしていますが、

ゲイン余裕と位相余裕を得るためにフィードバック抵抗の値を3.3KΩから1.5KΩに下げています。

この値でも、1V, 20KHzの正弦波でのTHDが0.0058%となっています。

 

もちろん、基本的な対策として、

ドライバ段のBJT(2SC4883A, 2SA1859A)のベースストッパー(33Ω)と

パワー段のMOSFETのゲートストッパー(100Ω)は、最初から入れてあります。

 

一方、自動バイアス(LT1166)の

バイアス電流の検出抵抗値(0.1Ω+0.1Ω)と

電流制限の検出抵抗値(0.1Ω)を個別に設定し、

パワー段のMOSFETの

静止バイアス電流が100mA、

電流制限が13Aに設定しています。

 

また、ドライバ段の静止バイアス電流は、

100Ωのコレクタ抵抗と100Ωのエミッタ抵抗による

エミッタディジェネレーションで、27mAになっています。

MOSFETを高速でターンオフするためには、

ゲート容量を短時間で抜く必要がありますが、

その時間はこのドライバ段の静止バイアス電流で決まります。

 

駆動能力の確認として、

スピーカー相当の抵抗負荷を8Ωから2Ωまで下げてみても、

大きな貫通電流は生じず、1Ωから0Ωにした場合でも

ゲート電圧が18Vを越えないのでロバスト性も十分なようです。