LT1166による3段ダーリントンBJTアンプの発振対策

2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントン(Triple)BJTアンプの発振対策をまとめておきます。

3段ダーリントンBJTアンプの回路図

まず、LTSpiceによる回路図をしめします。プリドライバ段、ドライバ段、パワー段に1Ωのベースストッパーを入れています。

つぎにプリドライバ段とドライバ段のエミッタ抵抗を調整します。

パワー段のバイアス電流はLT1166で0.22Ωのエミッタ抵抗で、90.8mAに制御されます。

次に、パワー段のhfeを100倍程度として、ドライバ段のエミッタ抵抗を0.22x2x100=440~=470Ωに設定します。

最後に、プリドライバ段とドライバ段のベース電流がほぼ同じ値(43.1uAと41.0uA)になるように、プリドライバ段のエミッタ抵抗を47Ωに設定します。

これらのエミッター抵抗値では、プリドライバ段、ドライバ段、パワー段のコレクタ損失はそれぞれ、248mW, 1.29W, 4.35Wになります。

プリドライバ段のエミッタ抵抗=470Ωのパワー段の出力電圧の周波数特性

アイドル時のプリドライバ段のエミッタ抵抗=470Ωのパワー段の出力電圧の周波数特性です。発振は見られません

プリドライバ段のエミッタ抵抗=390Ωのパワー段の出力電圧の周波数特性

同様に、プリドライバ段のエミッタ抵抗=390Ωのパワー段の出力電圧の周波数特性です。こちらは発振が見られます。

プリドライバ段のエミッタ抵抗=510Ωのパワー段の出力電圧の周波数特性

最後に、プリドライバ段のエミッタ抵抗=510Ωのパワー段の出力電圧の周波数特性です。こちらも発振が見られます。

これらのシミュレーション結果から、3段ダーリントンのプリドライバ段とドライバ段のエミッタ抵抗の設定は、かなりシビアなことがわかります。

LT1166による3段ダーリントンBJTアンプの試作

2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントンBJTアンプを試作しました。

3段ダーリントンBJTアンプ基板

以前に試作したAB級コンプリメンタリBJTアンプの基板をさらにモディファイしています。元のドライバ段のダイオードとエミッタ抵抗を除去して、プリドライバ段のTO-92のトランジスタ(2N5551, 2N5401)とプリドライバ段とドライバ段のバイアス抵抗(300Ω, 75Ω)を組み込みました。3種類のトランジスタですべてピン配置が異なる(EBC, ECB, BCE)ので、配線に注意が必要です。

3段ダーリントンBJTアンプの全体

アイドル時の出力オフセットはLch: 4.8mV, Rch: -1.7mVとなりました。

電源はPFC+LLC+CMフィルタの構成で、アイドル時の出力電圧は+-47V程度です。

動作時の発熱は、ヒートシンクが暖かくなる程度です。

音質は、ノイズフロアが下がり、低音はキックやベースが明瞭になり、高音はハイハットやシンバルの余韻が心地よいです。ボーカルもよりソウルフルに感じます。オーディオパワーアンプの場合、120dB以上のDCゲイン(hfe)がないと十分な感じにならないようです。

LT1166による3段ダーリントンBJTアンプの回路設計

2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントン(Triple)BJTアンプの回路設計をまとめておきます。

3段ダーリントンBJTアンプの回路図

まず、LTSpiceによる回路図をしめします。パワーBJTのSpiceモデルは2SC5200, 2SA1943で代用しています。回路の特徴としては、1段目(Pre-driver)と2段目(Driver)はA級動作で、3段目(Power)はLT1166によりカットオフしないAB級動作になります。

3段ダーリントンBJTアンプの周波数特性

AC解析による周波数特性です。ゲイン27dB, fc=56kHz, ゲイン交点911kHz, 位相余裕71degとなります。パワー段のft=4MHzまで、位相余裕は十分あります。

3段ダーリントンBJTアンプのアイドル時の出力のFFT

アイドル時の出力電圧のFFTです。ノイズフロアが-200dBとなり、fc=56kHz以降は直線的に下がります。バイアス電流はそれぞれ、プリドライバ段が8.2mA(300Ω)、ドライバ段が17mA(75Ω)、パワー段が92mA(0.44Ω)となります。

損失はプリドライバ段が380mW, ドライバ段が820mW, パワー段が4.4W, プッシュプルなので全体で11W程度です。

3段ダーリントンBJTアンプの10kHz, 1.5V正弦波入力時の出力のFFT

10kHz, 1.5Vの正弦波入力時の出力のFFTです。100Wクラスの出力で、ノイズフロアは-100dB程度まで上昇します。ダイナミックレンジとしては120dBを超えます。

LT1166によるAB級コンプリメンタリBJTアンプの試作

東芝のTTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166によるAB級コンプリメンタリBJTアンプを試作しました。

BJTブートストラップアンプ基板

以前に試作したSiC MOSFETブートストラップアンプの基板をモディファイしています。入力部は差動増幅回路なのでバランス信号を直接、接続しています。

BJTブートストラップアンプの全体

アイドル時の出力オフセットはLch: 4.5mV, Rch: -2.0mVとなりました。

電源はPFC+LLC+CMフィルタの構成で、アイドル時の出力電圧は+-47V程度です。

動作時の発熱は、ヒートシンクが暖かくなる程度です。

音質は、低音が太めで、高音はすっきりといった感じです。

LT1166によるAB級コンプリメンタリBJTアンプの回路設計

東芝のTTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166によるAB級コンプリメンタリBJTアンプの回路設計をまとめておきます。

BJTアンプの回路図

まず、LTSpiceによる回路図をしめします。パワーBJTのSpiceモデルは2SC5200, 2SA1943で代用しています。MOSFETアンプとの違いは、LT1166のVtopとVbottomに470p, 100Vのバイパスコンデンサを追加するのと、ダーリントンドライバとパワーBJTの間にダイオードを追加する点です。

BJTアンプの周波数特性

AC解析による周波数特性です。ゲイン27dB, fc=55kHzとなります。ft=4MHzのパワーBJTなので、ドミナントポールがこのあたりに来るようです。

BJTアンプのアイドル時の出力のFFT

アイドル時の出力電圧のFFTです。ノイズフロアが-200dBとなります。バイアス電流はそれぞれ、ドライバ段が20mA、パワー段が100mA程度です。

損失はドライバ段が1W, パワー段が4W, プッシュプルなので全体で10W程度です。

BJTアンプの10kHz, 1.5V正弦波入力時の出力のFFT

10kHz, 1.5Vの正弦波入力の出力のFFTです。100Wクラスの出力で、ノイズフロアは-90dB程度まで上昇します。ダイナミックレンジとしては120dB程度です。

高スルーレートのオペアンプによるブートストラップアンプで、電流駆動ダーリントンドライバにフィードフォワードをかけて、トランスリニアバイアスによるカットオフしないAB級動作によりクロスオーバー歪が小さいということのようです。

トランスリニアバイアス回路とLT1166

トランスリニアバイアス回路についてまとめておきます。

 

LT1166 – パワー出力段自動バイアス・システム

トランス・リニア・バイアスによるパワーアンプ

黒田式トランスリニア・バイアス回路の起源?

 

LT1166のデータシートから引用します。

乗算器の動作

 

図2にLT1166内部の電流乗算器回路と、

出力トランジスタとの関連性を示します。

LT1166の電源電圧VT(トップ)とVB(ボトム)は、

パワー・デバイスの所要“オン”電圧によって設定されます。

また、基準電流IREFで、VBE7とVBE8が一定電圧に設定されます。

この電圧はQ9とQ10のエミッタ・ベース間の電圧で、

Q7とQ8のエミッタ部分の1/10になります。

この電流乗算器に対応する式は、以下のとおりです。

VBE7+VBE8=VBE9+VBE10

あるいは、電流に関しては、以下のとおりです。

(IC9)(IC10)=(IREF)2/100=一定

IC9とIC10の積は一定です。

これらの電流はミラーされ、

内部オペアンプ・ペアの(+)入力の電圧を設定します。

オペアンプの帰還によって(-)入力の電圧が等しくなり、

これらの電圧はパワー・デバイスと直列に接続されるセンス抵抗に現れます。

パワー・デバイスの2つの電流の積は一定で、

一方が増加すると他方が減少します。

Q9とQ10は対数特性に優れているため、

10倍単位の電流変動においてもこの関係が維持されます。

Q7とQ8の全電流は実際には、

IREFとシャント・レギュレータの小さな誤差電流の和になります。

高い出力電流条件では、レギュレータからの誤差電流は減少します。

レギュレータによって流れる電流も減少し、

パワー・デバイスをドライブするのに必要なだけVTまたはVBを上昇させることができます。

 

トランスリニアバイアス回路は、

原理的に電流積が一定なので、

バイアス電流が0にはなりません。

(バイアス電流が0になると電流積が0になってしまい、一定にならない)

 

LT1166によるトランスリニアバイアス回路の実装は、

ソース抵抗(エミッタ抵抗)を

バイアス電流の検出抵抗として利用しているため、

エミッタ抵抗レスの構成にするには、

他の電流検出方法を検討する必要があります。

 

コンプリメンタリ素子がない場合の回路構成

これまで、LT1166によるSiC MOSFET AB級アンプや

ADP1074のローサイド・アクティブクランプ回路のハイサイド化など、

Pch MOSFETが入手できないために

Nch MOSFETだけで構成する回路設計への変更が必要な場面がいくつかありました。

 

その際のアプローチをまとめておきます。

 

まず、基本的な回路構成要素として、

位相反転、レベルシフト、絶縁の3つが基本となります。

まず、Nch 素子をPch素子に置き換えると、

駆動信号を反転させる必要があります。

位相反転回路としては、

オープンコレクタもしくは

オープンドレイン出力が簡単です。

次に、ゲートドライブがローサイドからハイサイドになる場合、

レベルシフト(LTC4446など)もしくは

絶縁型のドライバ(ADuM4120-1Bなど)が必要になります。

 

また、ハイサイドの電源として、

ブートストラップ回路も必要になります。

 

実装面積が問題にならない場合や、

受動素子で構成したい場合は、

パルストランスも利用できます。

その他フォトカプラなどもありますが、

デジタルアイソレータや、

絶縁機能を内蔵したコントローラ、

ゲートドライバを使う方が、

設計が簡単です。

 

C3M0280090DによるAB級SiC MOSFETアンプの位相補償

C3M0280090DによるAB級SiC MOSFETアンプの位相補償を再検討します。

LT1166の回路図(Figure 19. 100W Audio Amplifier) が元になっています。

主な位相補償の変更点は、R4=1k, R24=6.8kになります。

Base Stopper, Gate Stopperは発振防止のため、

ともに100Ωとしています。

 

LTspiceの回路図です。

周波数応答がこちらです。

1stポールが61kHz、2ndポールが13MHz、

一番周波数応答の悪いC点(赤)で、

位相余裕@1.1MHz=82.8deg, ゲイン余裕@7.2MHz=9.8dB

となりました。

 

定数変更後の試作基板はこちらです。

バイパスコンデンサは、

ブートストラップ電源(+-15V)に63PZA22M8X10と、

メインレール(+-50V)にRFS-50V220MH3#A-T2です。

無信号時の出力オフセットはLch=3.8mV, Rch=10.8mVとなりました。

音はエージングが進むにつれて、いい感じになっています。

重低音も問題なくでています。

 

LT1363のフィードフォワードによるLT1166の位相補償

まず、LT1166のデータシートから位相補償に関する部分を引用します。

 

周波数補償および安定性

 

入力相互コンダクタンスは入力抵抗RINと

32:1電流ミラーQ3/Q4およびQ5/Q6によって設定されます。

抵抗R1およびR2はRINの値と比較して小さくなります。

RINの電流はQ4またはQ6の電流の32倍になり、

外部補償コンデンサCEXT1とCEXT2をドライブします。

これら2つの入力信号経路が並列になって、

下記の相互コンダクタンスを与えます。

gm=16/RIN

 

利得バンド幅は以下のとおりです。

GBW = 16/2π(RIN)(CEXT)

出力デバイスの速度に応じて、

標準値はRIN=4.3k、CEXT1=CEXT2=500pFであり、

1.2MHzの-3dBバンド幅が得られます(標準性能特性曲線を参照)。

 

不安定動作を回避するには、

図1に示すとおり優れた電源バイパスを実現することが重要です。

大容量電源バイパス・コンデンサ(220μF)を使用し、

電源リードを短くすれば、これらの高電流レベルでの不安定性を解消できます。

 

出力デバイスのゲートと直列に100Ω抵抗(R2およびR3)を接続すれば、

図1の100Ω抵抗R1およびR4と同様に、

100MHz領域での発振が停止します

 

次に、100Wオーディオパワーアンプに関する部分を引用します。

100Wオーディオ・パワー・アンプ

低歪みオーディオ・アンプの詳細を図19に示します。

CMRR特性が優れている理由からLT1360(U1という名前
が付けられている)が選択され、

サスペンデッド電源モードにて-26.5V/Vの閉ループ利得で動作します。

U1の±15V電源は、D点の出力で効果的にブートストラップされ、

図14に示すとおり構成されます。

VINに3VP-P信号が入力されると、

A点では出力に80VPPの信号が現れます。

抵抗7~10は、U1の利得を-26.5V/Vに設定し、

C1はU1のCMRRで生成される追加極を補償します。

 

回路の残りの部分(A点からD点)は、

超低歪みのユニティ・ゲイン・バッファになります。
ユニティ・ゲイン・バッファの主要部品は

U4(LT1166)です。

このコントローラには2つの重要な機能があります。

すなわち、R20とR21の電圧積を一定に維持しながら、

M1とM2のゲート間のDC電圧を変化させること。

そして、電流制限を行って、

短絡時にM1とM2を保護することです。

U3の役割は、M1とM2のゲートをドライブすることです。

このアンプの実際の出力は、

一見したところ考えられる点Cではなく電源ピンです。

R6を流れる電流を使用して電源電流を変調し、

VTOPおよびVBOTTOMをドライブします。

 

U3の出力インピーダンス
(電源ピンを通した)は非常に高いため、

20kHzでの歪みを非常に低く抑えるのに必要な速度と精度で

M1およびM2の容量性入力をドライブすることはできません。

 

U2の目的は、低出力インピーダンスを通して、

M1およびM2のゲート容量をドライブし、

M1およびM2の相互コンダクタンスの非直線性を低減することです。

R24とC4は、U2がU3とU4を管理しなくなるが、

利得が1になると自身を管理するような周波数よりも

高い周波数を設定します。

R1/R2とC2/C3はCMRRフィードスルーに対する補償部品です。

 

位相補償に関しては、

C1でドミナントポール

R5とC5でポールスプリッティング

R24とC4でフィードフォワード

それぞれ調整できます。

制御の観点からは、こちらが参考になります。

Internal and External Op-Amp Compensation:A Control-Centric Tutorial

 

次に、SiC MOSFETアンプにおける、

C1=10p, R5=510, C5=3300p, C4=22p, R24={2.4k, 4.7k}

でのLT SpiceによるAC解析の結果を示します。

R24=2.4kの時は、

U3の位相がどんどん遅れてしまうことがわかります。

R24=4.7kの時は、

U2, U3, U4のユニティゲイン(0dB, 1.3MHz)での

位相が90degと十分な位相余裕を確保できます。

 

試作機では大音量で安定性の問題が起きたので、

大容量電源バイパス・コンデンサ

C13/C15を22uFから470uFに増やしました。

また、ドライバ段のベースストッパーは100Ωに戻して、

ドライバ段(MJE15032/MJE15033)はIq=70mA、

出力段(C3M0280090D)はIq=200mAに

それぞれ設定しています。

エージングが進むにつれて、

音はますます魅力的になっています。

 

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の位相補償

C3M0280090DによるSiC MOSFETアンプで使用している、

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の

位相補償についてまとめておきます。

 

まず、ポイントとなる図と説明をLT1166およびLT1360のデータシートから引用します。

 

シャント・レギュレータのドライブ

入力相互コンダクタンス段をドライブせずに、シャン
ト・レギュレータを直接電流ドライブすることができま
す。この方法には速度が向上する利点があり、gm段を
補償する必要がなくなります。ピン2をフロートさせる
と、LT1166を帰還ループの内側に置き、バイアス電流
源を通してドライブすることができます。入力相互コン
ダクタンス段はバイアスされたままで、回路動作に影響
を与えることはありません。図7のRLを使用すれば、入
力信号でオペアンプの電源電流を変調することができま
す。このオペアンプは、電源リードを電流源出力とする
V/Iコンバータとして機能します。負荷抵抗とオペアン
プの正入力は、LT1166の出力に接続され、AV=1V/Vと
するために帰還されます。コンデンサCFはITOPと
IBOTTOM間の不整合による出力VOSをなくし、DCにポー
ルを形成し、1/RFCFにゼロを形成します。MOSFETの位
相がループの安定性を低下させる前に、オペアンプの利
得が-1V/Vとなるようにゼロ周波数を選択します。

Circuit Operation
The LT1360 circuit topology is a true voltage feedback
amplifier that has the slewing behavior of a current feedback
amplifier. The operation of the circuit can be understood
by referring to the simplified schematic. The inputs
are buffered by complementary NPN and PNP emitter
followers which drive a 500W resistor. The input voltage
appears across the resistor generating currents which are
mirrored into the high impedance node. Complementary
followers form an output stage which buffers the gain
node from the load. The bandwidth is set by the input
resistor and the capacitance on the high impedance node.
The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.
The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load and
has no effect under normal operation. When driving a
capacitive load (or a low value resistive load) the network
is incompletely bootstrapped and adds to the compensation
at the high impedance node. The added capacitance
slows down the amplifier which improves the phase
margin by moving the unity-gain frequency away from the
pole formed by the output impedance and the capacitive
load. The zero created by the RC combination adds phase
to ensure that even for very large load capacitances, the
total phase lag can never exceed 180 degrees (zero phase
margin) and the amplifier remains stable.

LT1166のシャントレギュレータのドライブの説明によると、

コンデンサCFはITOPとIBOTTOM間の不整合による出力VOSをなくし、

DCにポールを形成し、1/RFCFにゼロを形成します。

MOSFETの位相がループの安定性を低下させる前に、

オペアンプの利得が-1V/Vとなるようにゼロ周波数を選択します。

とあるので、

ゼロ周波数で位相補償できることがわかります。

また、DCのポールはCFで決定されるので、

ゼロ周波数はRFで決定することにします。

 

また、LT1360の回路動作の説明によると、

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

とあるので、

RFを小さくすると、

ゼロ周波数とスルーレートが

それぞれ大きくなることがわかります。

 

LT SPICEによるシミュレーションと試作による確認で、

最終的なLT1360の定数は、

RL=150Ω, Rin=1kΩ, RF=510Ω, CF=3300pFとしました。

緑が位相補償調整後(RF=510Ω),

青が位相補償調整前(RF=3.3K)のLT1360の出力です。

 

位相補償調整後は、

位相余裕=85deg、

ゲイン余裕=9.9dBと十分な値となっています。