3レベルPWM D級アンプの基板設計の改良

3レベルPWM D級アンプの基板設計の改良です。

回路図は定数と部品(電流検出抵抗、LPFのMLCCなど)を

若干変変更しています。

配線図です。

制御部を左側に集めて、電力変換部を右側に集めています。

基板上面のベタパターンです。

BTLなので、電力変換部のグランドを局所化して、

電源レールの取り回しを工夫しています。

また、

スイッチングノードやスナバ回路を局所化しています。

主に左から、制御部電源(-5V, +5V),

ハーフブリッジドライバ電源(+15V(-50V基準)),

パワーグランド(0V)です。

基板下面のベタパターンです。

主に、左から、アナロググランド(0V)、

ハーフブリッジドライバグランド(-50V)、

電源レール(+-50V)です。

フルブリッジ構成で、

制御部のICが10個になるなど、

部品点数が多いので、

レイアウトするだけでも、

なかなか大変です。

 

電流モードのD級GaN MOSFETアンプのオペアンプとコンパレータ音質比較

 電流モードのD級GaN MOSFETアンプで、

これまでLT1057LT1016で十分満足な音質を得ていますが、

いくつか異なるオペアンプ(ADA4001-2, LT6275)とコンパレータ(LT1713)を入手して聴き比べてみました。

 

まず、LT1057とLT1713の組み合わせです。

コンパレータの伝播遅延の違いがどう出るかという比較です。

結果としては、LT1713にすると音が太くなりました。

LT1057は低音がかなり気持ちいい感じです。

 

つぎに、ADA4001-2とLT1713の組み合わせです。

JFETオペアンプでDCゲイン、GB積、スルーレートの違いがどう出るかという比較です。

ADA4001-2はモニターライクな感じで、緻密な感じになります。

 

最後に、LT6275です。

電流帰還型のBJTオペアンプで、オフセット、GB積、スルーレートの違いがどう出るかという比較です。

これは、かなりいい感じです。

低音だけでなく高音の質感が素晴らしい。

 

SOP(1.27mmピッチ)/MSOP(0.65mmピッチ)の変換基板の半田付けが面倒ですが、

いろいろ試してみる価値はあります。

 

 

 

 

電流モードのD級GaN MOSFETアンプの試作

電流モードのD級GaN MOSFETアンプを試作しました。

LT1057でPI制御(インダクタ通過前の電圧とインダクタ通過後の電圧状態フィードバック)、

LT1995で電流状態のフィードバック(インダクタ通過後の電流検出)をLT1016に対して行っています。

また、今回は高耐圧のMLCCでLPFとZobelのフィルムコンデンサを置き換えています。

基本回路はいつも通り、ゲートドライバはSi8244,

出力段はTPH3206PSBです。

保護回路として、

LM339でUVPとDCPを実装しています。

 

LT Spiceシミュレーションでは、電圧モードの自励発振式と比較して、

無入力時の可聴帯域におけるノイズフロアが15から20dB程度下がることがわかっています。

 

電流モードの自励発振式における無入力時の出力電圧のFFT

電圧モードの自励発振式における無入力時の出力電圧のFFT

 

実際、試聴してみても電源の整流ハムノイズが明らかに下がります。

音質的にはLPFによるピークが下がる分、

電圧モードよりも相対的に高域はおとなしくなりますが、

低域の明瞭感は明らかに向上します。

 

電流モードのD級GaN MOSFETアンプの設計

D級パワー・アンプの回路設計

第6章 電流モードのハーフ・ブリッジD級パワー・アンプ

を参考にして、

これまでの電圧モード(LPFを含まない帰還構成)を踏まえて、

電流モード(LPFを含む帰還構成)の設計をしてみます。

 

まず、LT Spiceによるシミュレーションモデルです。

本来は、積分器の入力もLPFを含める形で設計するようですが、

必要な自励発振周波数(800kHz程度)が得られないため、

LPF通過前のスイッチングノードの電圧を積分制御(LT1122)に入力し、

比例制御(LT1122)で積分制御の出力とLPF通過後の出力電圧を差動増幅後、

電流検出器(LT1995)の出力(LPFのコイルの電流に比例する電圧)とともに

比較器(LT1016)に入力しています。

電流検出器の出力振幅で自励発振周波数を調整して、

積分器の時定数で、負荷抵抗が最大(シミュレーションでは10kΩ)の時の

安定性を確保します。

ハーフブリッジ(TPH3206PSB)がアイドル時にZVSになるように

デッドタイムはゲートドライバ(Si8244)で、120nsに調整しています。

 

つぎに+-1V, 10kHzの矩形波入力時の過渡応答を示します。

FFTはこちらです。

 

電圧モードのD級GaNアンプは、

積分器だけの簡単な制御回路で、

自励発振周波数が高い(1.3MHz程度)反面、

ZVSにするためにはデッドタイムを長くする必要(200ns)があります。

そのため、ゼロクロス歪みがやや大きいのと、

大振幅時に反対側のPWMのパルス幅が0になる(Sliver Pulse)ため、

B級動作のような状態になっています。

 

一方、電流モードのD級GaNアンプは、

比例制御と電流検出のオペアンプが増えるため制御回路がやや複雑にはなりますが、

LPFの負荷変動を制御できるのと、

定電流アンプにPI制御を組み合わせて定電圧アンプにしているため、

過電流保護回路(OCP)の代わりに直流保護回路(DCP)を盛り込めます。

 

肝心の音の違いはどの程度でしょうか?

試作をしてみるしかなさそうです。

 

TPH3206PSBによるD級GaN MOSFETアンプの試作

TPH3206PSBを用いてD級GaN MOSFETアンプを試作しました。

基板と定数はC3M0280090DによるD級SiC MOSFETアンプと同じです。

TPH3206PSBはピン配置がGSDで、

ソースタブからケルビン接続を行っています。

LT Spiceシミュレーションによると、自励発振周波数は3MHz程度となっています。

アイドル時の出力オフセット電圧の実測値は、ほぼ0mVなので、

スイッチングノイズはC3M0280090D(実測Vos=10mV程度で信号線への放射ノイズからの影響が大きい)

よりも少ないようです。

TPH3206PSB(GaN)の音質は、C3M0280090D(SiC)よりも、緻密でおとなしい感じです。

 

 

C3M0280090DによるD級SiC MOSFETアンプの試作

C3M0280090DによるD級SiC MOSFETアンプを試作しました。

主回路には、

スイッチングMOSFETにC3M0280090D,

ゲートドライバにSi8244,

コンパレータにLT1016,

積分器にLT1122,

をそれぞれ用いて、

出力は100W(8Ω),

ゲインは30倍,

ゲート抵抗は4.7Ω,

デッドタイムは24ns,

アイドル時の自励発振周波数は3.19MHz/3.23MHzとしています。

 

また、保護回路には、

電流検出にLT1990,

コンパレータにLM339,

を用いて、

UVPとOCPを実装しています。

 

肝心の音の方は、

DSDの音を直接スピーカーで聴いているような感じで、

ソースの音がそのまま出てきます。

 

スイッチングMOSFETの発熱も少ないので、

通常の音量であれば、

ヒートシンクも温かくなる程度です。

 

C3M0280090DによるD級BTL SiC MOSFETアンプの回路設計

Wolfspeed(CREE)のC3M0280090Dによる3レベルPWMアンプを設計します。

ゲートドライバはSi8244, コンパレータはLT1016,

電流検出アンプはLT1995,  電流状態制御と搬送波生成はLT1364,

電圧状態制御とPI制御はLT1498を用います。

DC-DCコンバーターはDPBW03G-05SPBW03G-15を用います。

 

LT SPICEシミュレーションの回路図を示します。

搬送波周波数は738kHzですが、上下独立しているため実効的な周波数は2倍になります。

デッドタイムは47nsにしています。クロスオーバー歪みが生じないように十分小さくします。

ゲインは32dB(Av=40)となっています。

 

+-1.5V, 10kHz矩形波入力時の過渡解析の結果を示します。

LPFの影響を電流状態制御でフィードバックしているため、

オーバーシュートが小さくなります。

FFTの結果を示します。

ノイズフロアは-45dBとなります。

奇数次の高調波だけが見える形になっています。

1.5MHz付近に搬送波のスペクトルが見えます。

 

電力変換部(LT1016, Si8244, C3M0280090D)のゲインと無駄時間要素の

ラプラス素子とパデ近似による線形平均近似モデルを示します。

BTLなので、差動増幅になっています。

 

周波数解析の結果を示します。

帯域はDC-31kHz(-3db)となります。

LPFの影響による30kHz付近のゲインの増大が補正されています。

DC結合アンプなので、低域までフラットです。

ゲイン交差周波数は90kHz、位相余裕は-80deg(積分器の影響で90deg遅れている)

となります。

 

回路規模は大きくなりますが、

効率がよいため出力500Wでも熱損失は問題になりません。

電流制限と電圧制限を制御部で行っているため、

保護回路は内包しています。

 

C3M0280090DによるD級SiC MOSFETアンプの回路設計

Woflspeed(CREE)のC3M0280090DでD級アンプを再設計しました。

IRAUDAMP7Dを参考に、

ゲートドライバはSi8244, 積分器はLT1122, コンパレータはLT1016を用います。

また、OCPはLT19907G17B-220の直流抵抗を利用します。

 

CREEのSPICEモデルはシミュレーションに適さないため、

データシートに基づいて、VDMOSモデルを作成しました。

.MODEL C3M0280090D VDMOS (NCHAN
+VTO=3.5 KP=1.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=50e-12 CGDMIN=2e-12 a=0.5
+CGS=148p CJO=0.1175n M=1.0 VJ=4.8

 

SPICEシミュレーションの回路図を示します。

ZVSとなるように、デッドタイムは100nsに設定しています。

無信号入力時の自励発振周波数は1.8MHzになります。

保護回路は、

UVPとOCPをLM339でWired-Orして2N3904で

Si8244のDISABLEを駆動しています。

+-1V, 10kHz矩形波入力時の過渡解析を示します。

LPFの前からフィードバックをかける自励発振式のため、

オーバーシュートがあります。

FFTの結果を示します。

ノイズフロアは-68dBで

発振周波数は800kHzまで低下しています。

電力変換部を線形・平均化モデル(ラプラス素子パデ近似による)に置き換えた

AC解析用の回路図を示します。

周波数解析の結果を示します。

ゲイン29.6dB(Av=-30.3)のAC結合で、

帯域は2Hz-69KHz(-3dB)となりました。

 

BTL-ZVS D級アンプの基板設計

BTL-ZVS D級アンプの基板を設計しました。

保護回路として、UVPとDCPも実装しています。

基板面積を削減するために1回路のインバータ(SN74LVC1G04 Single Inverter Gate)

を使用します。

部品のレイアウトと配線の引き回しはこんな感じです。BTL_ZVS_brd

基板上面は電源(+5V, -5V, 12V(VCC), PGND)、スイッチングノードで埋めています。BTL_ZVS_top

基板下面は、電源(+50V, -50V, SGND)、スイッチングノード、パワーノードで埋めています。BTL_ZVS_btm

 

 

Si8244によるD級GaN MOSFETアンプの試作

Si8244TPH3206PSBによるD級GaN MOSFETアンプを試作しました。

電源はSCS206AGによるSiC SBDブリッジを上下独立で使用しています。

Si8244は絶縁型ドライバなので、レベルシフト回路が不要になり、

メインの回路は非常にコンパクトにできました。

保護回路はOCPとDCPを実装しました。

 

アイドル時の積分回路LT1363の出力振幅を+-1V程度に調整して、

最大入力時の出力振幅をコンパレータLT1016の入力同相電圧範囲に収めています。

 

Si8244のデッドタイムを75ns程度に調整した結果、

自励発振周波数はシミュレーションでは1.9MHzとなっています。

 

デッドタイムが短いとアイドル時のスイッチングノイズが大きくなり、

貫通電流が発生します。

 

音自体は、高音の密度感と低音の充実感が素晴らしく、

申し分ありません。

 

課題を上げるとしたら、

アイドル時のスイッチングノイズの低減(スナバ回路、ソース端子へのアモビーズ、電源レールへのフェライトビーズ)と、

電源オン・オフ時のノイズの抑制(Si8244のUVLOの変更、UVPの実装)といったところですが、

自作アンプとしては対策なしでも許容範囲です。