IRS2092がSiC/GaN D級アンプに使いにくい理由

D級アンプのソリューションとしてポピュラーなIRS2092ですが、

高速SiC/GaN FETディバイス(C3M0280090D, TPH3206PSBなど)に適用しようとすると、

使いにくい点があるので、まとめておきます。

 

まず、動作周波数が800kHzまでというのが、ネックになります。

高速ディバイスを用いて自励発振式で単純に回路を組むと、

容易に1MHzを超えてしまうため、

実回路では対策をしないと動作しません。

 

Si8244は8MHzまで動作します。

 

実際の設計では、スイッチング周波数が2MHzを超えると、

表皮効果によって、スイッチングノードの発熱が大きくなって、

PCBのトレースが2Ozの基板でも焦げてしまうので、

注意が必要です。

 

また、スナバ回路(DCリンク、スイッチングノード、Zobelなど)の

抵抗の発熱も無視できなくなってきます。

 

つぎに、デッドタイムの設定値が4段階(25/40/65/105ns)

しか設定できない点です。

Si8244は0.4nsから1usまで、抵抗値の系列もしくは

ポテンショメータで無段階で設定できます。

 

実際の設計では、

デッドタイムはZVSを達成するために、

スイッチングディバイスに合わせてきめ細かく設定する必要があります。

 

最後に、
自励発振周波数を下げるためには、

プロパゲーションディレイを大きくするのが簡単ですが、

IRS2092はモノリシック構成で、

OTA(エラーアンプ・積分器)、

コンパレータ、

ゲートドライバ(IRS20957S)が

一体となっているため、

積分器の抵抗値とデッドタイムで調整するしかありません。

 

なお、IRS2092のリファレンス・デザインとして、

IRAUDAP7D

が参考になります。

 

これに対して、

ディスクリート(ADA4001-2, LT1713, Si8244など)構成では、

電流モードなど、

多重の状態フィードバックループを含めた対応がとれます。

なお、IRS20957Sによるディスクリート構成のリファレンス・デザインとして、

IRAUDAMP4A

IRAUDAMP6

が参考になります。

 

3レベルPWM D級アンプの試作

3レベルPWM D級アンプを試作しました。

 

主要ディバイスは、

制御用にADA4001-2,

三角波生成用にLT6275,

電流検出にLT1995,

コンパレータにLT1713,

PWMドライバにSi8244,

出力段のSiC MOSFETにC3M0280090D

をそれぞれ使用しています。

 

肝心の音は、

エージングが進んでいる段階ですが、

リファレンスモニタに用いているS-300

ロックコンサートのライブ音源を聴く限り、

自然な感じで色づけのない感じです。

 

ハーフブリッジのGaN電流モードD級アンプとの比較になりますが、

もはやこのレベルになると、

フルブリッジやハーフブリッジなどの

回路方式による音質の違いというのはほとんど感じられません。

 

400Wの出力が必要でない限り回路規模が大きくなるので、

100Wまでならハーフブリッジの電流モードD級アンプで

十分なのかもしれません。

 

3レベルPWM D級アンプの基板設計の改良

3レベルPWM D級アンプの基板設計の改良です。

回路図は定数と部品(電流検出抵抗、LPFのMLCCなど)を

若干変変更しています。

配線図です。

制御部を左側に集めて、電力変換部を右側に集めています。

基板上面のベタパターンです。

BTLなので、電力変換部のグランドを局所化して、

電源レールの取り回しを工夫しています。

また、

スイッチングノードやスナバ回路を局所化しています。

主に左から、制御部電源(-5V, +5V),

ハーフブリッジドライバ電源(+15V(-50V基準)),

パワーグランド(0V)です。

基板下面のベタパターンです。

主に、左から、アナロググランド(0V)、

ハーフブリッジドライバグランド(-50V)、

電源レール(+-50V)です。

フルブリッジ構成で、

制御部のICが10個になるなど、

部品点数が多いので、

レイアウトするだけでも、

なかなか大変です。

 

C3M0280090DによるAB級SiC MOSFETアンプの位相補償

C3M0280090DによるAB級SiC MOSFETアンプの位相補償を再検討します。

LT1166の回路図(Figure 19. 100W Audio Amplifier) が元になっています。

主な位相補償の変更点は、R4=1k, R24=6.8kになります。

Base Stopper, Gate Stopperは発振防止のため、

ともに100Ωとしています。

 

LTspiceの回路図です。

周波数応答がこちらです。

1stポールが61kHz、2ndポールが13MHz、

一番周波数応答の悪いC点(赤)で、

位相余裕@1.1MHz=82.8deg, ゲイン余裕@7.2MHz=9.8dB

となりました。

 

定数変更後の試作基板はこちらです。

バイパスコンデンサは、

ブートストラップ電源(+-15V)に63PZA22M8X10と、

メインレール(+-50V)にRFS-50V220MH3#A-T2です。

無信号時の出力オフセットはLch=3.8mV, Rch=10.8mVとなりました。

音はエージングが進むにつれて、いい感じになっています。

重低音も問題なくでています。

 

D級GaNおよびSiC MOSFETアンプのデッドタイムの最適化

GaN(TPH3206PSB)ととSiC(C3M0280090D)の

両方でハードスイッチングのD級アンプを試作した結果得られた、

デバイスの特性の違いやD級アンプでの設計の考慮点をまとめておきます。

 

なお、参考資料としては次の2つがわかりやすいです。

Dead-Time Optimization for Maximum Efficiency

SiC MOSFET:ゲートドライブの最適化

 

まず、デッドタイム24nsでしばらく動作させたGaN MOSFETアンプの状況です。

基板右側中央のゲートドライバ(Si8244)周辺の

アクロスザラインのスナバ抵抗(4.7Ω 1W)、

ブートストラップダイオード(1N4148)の電流制限抵抗(4.7Ω 1/4W)、

ゲート抵抗(4.7Ω 1/4W)およびその周辺の基板のレジストが

変色しているのがわかります。

 

また、ブートストラップダイオードの故障も発生しました。

これは、GaNをハードスイッチングで使用すると、

非常に大きなdi/dtによって、

ドレインソース間電圧が増大することに起因しているようです。

 

対策としては、アクロスザラインのスナバは抵抗なしの

0.1uF 250V X7R MLCCに変更して、

電流制限抵抗とゲート抵抗は10Ω 1/4Wに変更しました。

 

また、デッドタイムを200nsに伸ばして、

アイドル時はZVS動作をさせるように設定しました。

 

SiC MOSFETアンプは内部ゲート抵抗が26Ωと大きく、

ハードスイッチングに伴うオーバーシュートも小さいようで、

基板に問題は発生していませんが、

アクロスザラインのスナバは0.1uFに変更しました。

また、デッドタイムも120nsに伸ばして、

ZVS動作をさせるように設定しました。

 

SiCはゲート電圧(Vgs)0Vではゲート電荷(Qg)が1nC残るため、

アイドル時のオフセット電圧が4mV程度残ります。

これに対して、GaNではほぼ0mV程度となっています。

 

ZVS動作にすることによって、

ヒートシンクの発熱がほぼなくなるのと、

アイドル時のハードスイッチングで発生していた

ノイズとオフセット電圧が減少します。

また、効率の増大(消費電力の低下)によって、

電源レールの電圧も上昇します。

 

自励発振式のD級アンプの場合、

PWMのデューティ比に応じて、

ハードスイッチングを伴う部分的なZVS動作を行うため、

効率とノイズ特性では良好な結果が得られます。

 

C3M0280090DによるD級SiC MOSFETアンプの試作

C3M0280090DによるD級SiC MOSFETアンプを試作しました。

主回路には、

スイッチングMOSFETにC3M0280090D,

ゲートドライバにSi8244,

コンパレータにLT1016,

積分器にLT1122,

をそれぞれ用いて、

出力は100W(8Ω),

ゲインは30倍,

ゲート抵抗は4.7Ω,

デッドタイムは24ns,

アイドル時の自励発振周波数は3.19MHz/3.23MHzとしています。

 

また、保護回路には、

電流検出にLT1990,

コンパレータにLM339,

を用いて、

UVPとOCPを実装しています。

 

肝心の音の方は、

DSDの音を直接スピーカーで聴いているような感じで、

ソースの音がそのまま出てきます。

 

スイッチングMOSFETの発熱も少ないので、

通常の音量であれば、

ヒートシンクも温かくなる程度です。

 

AB級SiC MOSFETアンプのドライバBJTの交換

AB級(LT1166)SiC MOSFET(C3M0280090D)アンプの

ドライバBJTをMJE15032/MJE15033に交換しました。

 

交換前のドライバBJT(2SC4883A/2SA1859A)は、

コンプリメンタリとはいっても、

ftがそれぞれ120MHz/60MHzと大きく違うのと、

hfeのばらつき温度特性の影響か、

ベースストッパーが100Ωではノイズが出たり、

大音量では歪むようです。

 

そこで、ドライバBJTをMJE15032/MJE15033に変えてみたところ、

音が全く別次元といった感じに激変しました。

 

このあたりがオーディオの醍醐味というか、

回路やデータシートのパラメータは物理モデルの一部でしかないと

いうことですね。

 

C3M0280090DによるAB級SiC MOSFETアンプの試作

C3M0280090DによるAB級SiC MOSFETアンプの試作です。

ドライバBJT(2SC4883A , 2SA1859Aの発振に起因すると思われる

貫通電流とノイズに対処するために、ベースストッパを100Ωから510Ωに引き上げました。

バイアスコントローラ(LT1166)の外部補償コンデンサ(Cext1(Vtop), Cext2(Vbottom))は470pFにしています。

また、アイドル電流を下げるために、電流検出抵抗を0.1Ωから0.22Ωに引き上げました。

なお、出力を絶縁するためのインダクタ(0.1uH)も空芯コイルから

フェライトコア(RLB9012-1R0ML)のものに変えました。

 

ベースになっている回路図をLT1166のデータシートから引用します。

Fig. 19 100W Audio AmplifierはコンプリメンタリのMOSFET(IRF530, IRF9530)を

シャントレギュレータドライブ(LT1360によるV/I変換)のLT1166で駆動する回路です。

Fig. 8 Bipolar Buffer Ampはダーリントンドライバ(2N2222, 2N2907)と直列ダイオード(1N4001)で、

コンプリメンタリのBJT(TIP29, TIP30)をLT1166で駆動する回路です。

これらの2つの回路をもとにダーリントンドライバとして2SC4883A, 2SA1859Aを用いて、

エミッタディジェネレーションで上側はエミッタドライブ、

下側はコレクタドライブする準コンプリメンタリ構成で

出力トランジスタのC3M0280090Dを駆動しています。

 

音自体は、もちろん素晴らしいですが、

発振対策が必要なので、実装には注意が必要です。

 

データシートに基づくSiC MOSFETのVDMOSモデルの作成

Wolfspeed(CREE)のC3M0280090D, C3M0120090D, C3M0065090DのSPICEモデルは

温度パラメータが入っているため、非線形の振る舞いをします。

そのため、データシートの値を元にVDMOSモデルを作成しました。

 

それぞれの

VDMOSモデル、

Transfer Characteristic(Ids,  Vgs)、

LT SPICEの回路図、

過渡解析の結果(VDMOS(緑)CREE Subckt(青))を示します。

 

.MODEL C3M0280090D VDMOS (NCHAN
+VTO=3.5 KP=1 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=50e-12 CGDMIN=2e-12 a=0.5
+CGS=148p CJO=0.1175n M=1.0 VJ=4.8
+RG=26 RDS=1e8 RS=1e-3 RD=280e-3 IS=1e-6 N=1.0)

 

.MODEL C3M0120090D VDMOS (NCHAN
+VTO=3.5 KP=2.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=100e-12 CGDMIN=4e-12 a=0.5
+CGS=347p CJO=0.2875n M=1.0 VJ=4.8
+RG=16 RDS=1e8 RS=1e-3 RD=120e-3 IS=1e-6 N=1.0)

 

.MODEL C3M0065090D VDMOS (NCHAN
+VTO=3.5 KP=4.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=50e-12 CGDMIN=2e-12 a=0.5
+CGS=656p CJO=0.375n M=1.0 VJ=4.8
+RG=4.7 RDS=1e8 RS=1e-3 RD=65e-3 IS=1e-6 N=1.0)

 

C3M0280090DによるD級BTL SiC MOSFETアンプの基板設計

EAGLEによるC3M0280090DによるD級BTL SiC MOSFETアンプの基板設計です。

2つのDC-DCコンバータ(DPBW03G-05, SPBW03G-15)と10個のオペアンプICを盛り込むため、

80x100mmの実装面積としては限界です。

2つのインダクタ(7G17B-220)と電解コンデンサ(ZLH 1,000uF)も場所を取るため、

8Aを流す為のトレース幅の確保も大変です。

熱損失は効率90%と仮定すると、500W出力で50Wなので、

ヒートシンクはそれほど大きくなくても大丈夫です。

上面のベタパターンです。

下面のベタパターンです。