出力容量と帰還容量による貫通電流とその対策

矩形波応答の出力電圧が20V(電源レールが+-45Vなので、

45Vを中心にVdsは振れている)を越えたあたりから、

特に下側のMOSFETのターンオフ時に大きな貫通電流が現れます。

いろいろ調べていくと、どうやらGaN MOSFETの

ドレインソース間容量(Cds=C0ss-Crss, tfに関連)とゲートドレイン間容量(Cgd=Crss, td(off)に関連)が、

ドレインソース間電圧(Vds)20Vから0Vにかけて急激に増大する特性に起因しているようです。

TPH3205WSBQAとFQH44N10の容量特性を引用します。

この貫通電流はものすごいノイズやMOSFETおよびスピーカーの破壊の原因となるため、

対策が必要です。

 

しかしながら、入力段のゲインを26dBから20dBに下げて、

1.5Vの入力信号時に出力電圧が20Vにすることで対処するのが現実的なようです。

 

副次的に周波数特性が90kHzまで伸びますが、

出力は8Ω, 50Wとなります。

 

ソース帰還とソース接地回路

SEPP準コンプリメンタリのMOSFETアンプの出力段は、

上側がドレイン接地回路で下側がソース接地回路でユニティゲインバッファとして動作しています。

このトポロジーをLT1166でバイアス調整および電流制限する場合、

電流検出抵抗が必要ですが、上側はソース抵抗(R32, R20)、下側はドレイン抵抗(R21, R31)となってしまいます。

このため、特に下側のフォールタイムが

ドレイン抵抗とゲートドレイン容量の時定数の影響を受けるため、

矩形波応答の波形が上下で揃わず、大きな貫通電流の原因になります。

 

そこで、上下ともソース抵抗とドレイン抵抗を同じ値で追加することにより、

ドレイン抵抗(R35,R31) とソース抵抗(R32, R36)の比が上下それぞれ1:1となり、

ソース帰還(ソースディジェネレーション)によるユニティゲインとなります。

(ここでは、R20,R21=15mΩはR31,R32,R35,R36=0.22Ωに比較して小さいため無視)

 

ゲインがやや下がり出力インピーダンスが抵抗値になりますが、
上下の応答が揃い線形性も増すため、歪率も向上します。

 

TPH3205WSBとTPH3205WSBQAの比較

車載用のGaN MOSFETしてTPH3205WSBQAがリリースされていますが、

TPH3205WSBとの比較で気が付いたことをまとめておきます。

 

 

オン抵抗(Rds(on))は、QAでは49mΩと3mΩ下がっていますが、

AB級オーディオアンプではあまり影響しません。

一方、伝達特性の温度係数をみると、

ZTCは4V, 60Aとなって、元の3V, 25Aよりも、

傾きが60/(4-2.1)=31.6Sとなって25/(3-2.1)=27.8Sからやや増えていますが、

150℃, 3V, 20Aで20/(3-2.1)=22.2Sと立ち上がりはやや押さえられています。

 

出力容量(Coss)は、135pFと20pF増えていますが、

Vds=50V, 100Vの値は、400pF, 300pFと100pF下がっています。

帰還容量(Crss)は、23pFと全体的に4pF増えています。

 

ターンオン時間(td(on)+tr)とターンオフ時間(td(off)+tf)は、43.6(36+7.6)ns, 48.6(49+8.6)nsとなって、

元の29.5(22+7.5)ns, 37.5(33+4.5)nsに比べて、ばらつきが減っています。

 

逆電圧(Vsd)の最大値は変わらず2.1Vですが、逆回復時間(trr)が40nsと10ns増えていて、

これはターンオフ時間に見合った値になっています。

 

以上の考察から結論として、オーディオパワーアンプ用途には、

TPH3205WSBQAの方が、熱安定性が高く、ミラー容量が少なく、貫通電流が少なくなる点で、

TPH3205WSBよりも適していると考えられます。

 

MOSFETの貫通電流対策

APPLICATION NOTE: AN003
Using Enhancement Mode GaN-on-Silicon Power FETs
を読んでいて気が付いたことをまとめておきます。

GaN MOSFETはトランスコンダクタンスが大きいため、
ゲートゾーベル、ゲート抵抗、ドライバのエミッタディジェネレーションの調整をきちんと行わないと、
最大入力での矩形波応で貫通電流が容易に発生します。

SPICEシミュレーションで容易に確認できますが、現象をきちんと理解するために、以下の記述を引用しておきます。

dv/dt Immunity

A high, positive-voltage slew rate (dv/dt) on the
drain of an off-state device can occur in both hard and
soft-switching applications,
and is characterized by a quick charging of the device’s capacitances as depicted in Figure 6.


During this dv/dt event, the drain-source capacitance (CDS) is charged.
Concurrently, the gate-drain (CGD) and gate-source (CGS)
capacitors in series also are charged.
If unaddressed, the charging current through the CGD capacitor will flow through and charge CGS beyond VTH and turn
the device on.
This event, sometimes called Miller turn-on and well known to MOSFET users, can be very dissipative.

To determine the dv/dt susceptibility of a power device,
a Miller charge ratio (QGD/QGS1),
as a function of drain-to-source voltage,
needs to be evaluated.
A Miller ratio of less than one will guarantee theoretical dv/dt immunity [1].
In Figure 7, the large reduction of Miller ratios in EPC’s latest generation eGaN FETs is shown,
reduced by at least a factor of twoand resulting in the entire product line falling below a value of 1 at half their rated voltage.

Also plotted, as triangular dots,
in Figure 7 are Miller ratios for current silicon MOSFETs which in general are much higher.

di/dt Immunity

A rising current through an off-state device,
as shown in Figure 8,

will induce a step voltage across the common-source inductance (CSI).
This positive voltage step will induce an opposing voltage across
CGS.


For a rising current, this causes the gate voltage to be driven to a negative value and,
with insufficient damping of the off-state gate loop LCR resonant
tank,
this initial negative voltage step across the gate could induce positive ringing
and cause an unintended turn-on and shoot-through as shown in
Figure 9.


It is possible to avoid this type of di/dt turn-on by sufficiently damping the gate turn-off loop,
although some level of undershoot may be preferred as described in the dv/dt immunity case above.
However, increasing the gate turn-off power loop damping through an increase in gate pulldown resistance would negatively impact dv/dt immunity.
Thus, adjusting gate resistance alone for devices with marginal Miller charge ratios may not be enough to avoid di/dt and/or dv/dt turn-on.
A better solution is to limit the size of the CSI through improved packaging and device layout.
This is accomplished by separating the gate and power loops to as close to the GaN device as possible,
and minimizing the internal source inductance of the GaN device, which will remain common to both loops.