MOSFETの寄生発振条件

MOSFETの寄生発振条件をまとめておきます。

こちらのアプリケーションノートが参考になります。

パワーMOSFET 寄生発振、振動

例として次の2つのMOSFETを取り上げます。

IRF200B211

IRFP250N

まず、アプリケーションノートの図2.21を引用しておきます。

寄生発振等価回路

アプリケーションノートの式(12)が発振条件で、

gm >= (Cgs/Cds)/R3

となって、R3(ドレイン・ソース間等価抵抗)はRg(ゲート抵抗)に反比例となっています。

具体的な数値例を挙げておきます。

IRF200B21: gfs=13S, Ciss=790pF, Coss=62pF, Crss=21pF

gm=gfs=13, Cgs/Cds=(Ciss-Crss)/(Coss-Crss)=(790-62)/(62-21)=18.8

IRFP250N: gfs=17S, Ciss=2159p, Coss=315p, Crss=83p,

gm=17, Cgs/Cds=(2159-83)/(315-83)=8.95

となって、仮にR3=1Ωとした場合、IRF200B21は発振条件を満たしませんが、IRFP250Nは発振条件を満たすことがわかります。

実際のD級アンプの設計では、ゲート抵抗の値とデッドタイムは出力LPFのインダクタに依存するため、発振しない十分大きなゲート抵抗値でデッドタイムを決定する形になります。

D級アンプのゲート抵抗とブートストラップ

D級アンプのスイッチングノードは通常Nch MOSFETによるハーフブリッジ構成を取るため、

ローサイド(負の電源レール基準)とハイサイド(正の電源レール基準)の

MOSFETのゲート電圧の基準が異なるので、

それぞれに電源が必要になります。

 

通常、ハイサイドはブートストラップ回路(RCDによるフローティング電源)

を利用します。

 

動作としては、ローサイドがオンになっているときに、

ローサイド用の電源からコンデンサを充電して、

ハイサイドがオンになっているときは、

ダイオードでハイサイドからの逆流を防いでコンデンサから放電して、

ハイサイドのゲート駆動電流を供給する形になります。

 

この充電時と放電時に

ブートストラップ抵抗とゲート抵抗も関連するため、

注意が必要です。

 

また、オーディオ用途で、正負電源の構成にする場合、

ハイサイドの起動時の電圧がローサイドよりも高いため、

自励式では、ローサイドからオンするかどうか不明なので、

正側の電源レールから、抵抗とツェナーダイオードなどで、

ブートストラップ・コンデンサに初期電圧を与える必要があります。

 

オーディオ用途の場合、

ブートストラップダイオードの定格は、

耐圧(電源レール間の電圧およびハードスイッチングに伴うサージ電圧)と

スイッチング時間(デッドタイムに近い値)、

充電電流(抵抗と容量、スイッチング時間に依存)に注意が必要です。

 

容量性負荷とスルーレートの関係

Lt1166のデータシートから100Wオーディオパワーアンプの回路図を引用します。

この回路の

ユニティゲインバッファ段:U2(LT1363), U3(Lt1360), U4(LT1166)のM1とM2のゲート容量に対する

出力抵抗(R16,R13=30Ω)とゲート抵抗(R18,R15=100Ω)に関連する記述

(パルスフィデリティをよくするために出力抵抗を伝送路の特性インピーダンスと一致させる)と

電圧増幅段:U1(LT1166)のM1とM2の出力容量と帰還容量に対するゲインとスルーレートの関係に関連する記述

(スルーレートを上げるにはゲインを下げる)を

 

LT136o/L1363のデータシートから引用します。

Capacitive Loading

The LT1360 is stable with any capacitive load.

This is accomplished by sensing the load induced output pole
and adding compensation at the amplifier gain node.

 

As the capacitive load increases,

both the bandwidth and phase margin decrease

so there will be peaking in the frequency domain

and in the transient response

as shown in the typical performance curves.

The photo of the small signal response with 500pF load shows 60% peaking.

The large-signal response with a 10,000pF load shows

the output slew rate being limited to 5V/ms by the short-circuit current.

 

Coaxial cable can be driven directly,

but for best pulse fidelity a resistor of value equal to the characteristic
impedance of the cable (i.e., 75W) should be placed in series with the output.

The other end of the cable should be terminated with the same value resistor to ground.

Circuit Operation

The LT1360 circuit topology is a true voltage feedback amplifier

that has the slewing behavior of a current feedback amplifier.

The operation of the circuit can be understood by referring to the simplified schematic.

The inputs are buffered by complementary NPN and PNP emitter followers

which drive a 500W resistor.

The input voltage appears across the resistor generating currents

which are mirrored into the high impedance node.

Complementary followers form an output stage

which buffers the gain node from the load.

The bandwidth is set by the input resistor and the capacitance

on the high impedance node.

 

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

The LT1360 is tested for slew rate

in a gain of –2 so higher slew rates can be expected in gains of 1

and –1, and lower slew rates in higher gain configurations.

The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load

and has no effect under normal operation.

When driving a capacitive load (or a low value resistive load)

the network is incompletely bootstrapped

and adds to the compensation at the high impedance node.

The added capacitance slows down the amplifier

which improves the phase margin

by moving the unity-gain frequency away from the pole formed

by the output impedance and the capacitive load.

The zero created by the RC combination adds phase

to ensure that even for very large load capacitances,

the total phase lag can never exceed 180 degrees (zero phase margin)

and the amplifier remains stable.

MOSFETのゲート抵抗と周波数特性

ルネサスのパワーMOS FET の特性(R07ZZ0009JJ0300)を読んでいて、

気が付いたことをまとめておきます。

MOSFETの発振対策としてゲート抵抗(ゲートストッパー)を入れますが、

経験則としての値がほとんどです。

以下、「ソースフォロワ回路における発振現象の解析」を引用しておきます。

10. ソースフォロワ回路における発振現象の解析<ご参考>
ソースフォロワ回路における発振現象の解析は多く行われていますが,

ソースフォロワ回路の入力インピーダンスの実数部が負になり,
虚数部が0 になる周波数で発振するという解析がもっとも一般的です。

図 51 にパワーMOS FET ソースフォロワ回路の簡略した等価回路を示します。

異常発振を防止するためにはゲート抵抗RG を付加して,
この等価回路の入力インピーダンスに負性抵抗が生じるようにするのが有効となります。

しかし,この方法はパワーMOS FET の周波数特性を悪くするとい
う欠点がありますので,
設計に際しては異常発振に対する安定度と特性のバランスを取りながらゲート抵抗を入れる必要があります。

図 52 にゲート抵抗をパラメータとしたソースフォロワ回路の周波数特性を示します。