カテゴリー: UHC MOSFETアンプ

まず、LT1166のデータシートから位相補償に関する部分を引用します。

 

周波数補償および安定性

 

入力相互コンダクタンスは入力抵抗RINと

32:1電流ミラーQ3/Q4およびQ5/Q6によって設定されます。

抵抗R1およびR2はRINの値と比較して小さくなります。

RINの電流はQ4またはQ6の電流の32倍になり、

外部補償コンデンサCEXT1とCEXT2をドライブします。

これら2つの入力信号経路が並列になって、

下記の相互コンダクタンスを与えます。

gm＝16/RIN

 

利得バンド幅は以下のとおりです。

GBW = 16/2π(RIN)(CEXT)

出力デバイスの速度に応じて、

標準値はRIN＝4.3k､CEXT1＝CEXT2＝500pFであり、

1.2MHzの－3dBバンド幅が得られます（標準性能特性曲線を参照）。

 

不安定動作を回避するには、

図1に示すとおり優れた電源バイパスを実現することが重要です。

大容量電源バイパス・コンデンサ（220μF）を使用し、

電源リードを短くすれば、これらの高電流レベルでの不安定性を解消できます。

 

出力デバイスのゲートと直列に100Ω抵抗（R2およびR3）を接続すれば、

図1の100Ω抵抗R1およびR4と同様に、

100MHz領域での発振が停止します

 

次に、100Wオーディオパワーアンプに関する部分を引用します。

100Wオーディオ・パワー・アンプ

低歪みオーディオ・アンプの詳細を図19に示します。

CMRR特性が優れている理由からLT1360（U1という名前
が付けられている）が選択され、

サスペンデッド電源モードにて－26.5V/Vの閉ループ利得で動作します。

U1の±15V電源は、D点の出力で効果的にブートストラップされ、

図14に示すとおり構成されます。

VINに3VP－P信号が入力されると、

A点では出力に80VPPの信号が現れます。

抵抗7～10は、U1の利得を－26.5V/Vに設定し、

C1はU1のCMRRで生成される追加極を補償します。

 

回路の残りの部分（A点からD点）は、

超低歪みのユニティ・ゲイン・バッファになります。
ユニティ・ゲイン・バッファの主要部品は

U4（LT1166）です。

このコントローラには2つの重要な機能があります。

すなわち、R20とR21の電圧積を一定に維持しながら、

M1とM2のゲート間のDC電圧を変化させること。

そして、電流制限を行って、

短絡時にM1とM2を保護することです。

U3の役割は、M1とM2のゲートをドライブすることです。

このアンプの実際の出力は、

一見したところ考えられる点Cではなく電源ピンです。

R6を流れる電流を使用して電源電流を変調し、

VTOPおよびVBOTTOMをドライブします。

 

U3の出力インピーダンス
（電源ピンを通した）は非常に高いため、

20kHzでの歪みを非常に低く抑えるのに必要な速度と精度で

M1およびM2の容量性入力をドライブすることはできません。

 

U2の目的は、低出力インピーダンスを通して、

M1およびM2のゲート容量をドライブし、

M1およびM2の相互コンダクタンスの非直線性を低減することです。

R24とC4は、U2がU3とU4を管理しなくなるが、

利得が1になると自身を管理するような周波数よりも

高い周波数を設定します。

R1/R2とC2/C3はCMRRフィードスルーに対する補償部品です。

 

位相補償に関しては、

C1でドミナントポール、

R5とC5でポールスプリッティング、

R24とC4でフィードフォワードを

それぞれ調整できます。

制御の観点からは、こちらが参考になります。

Internal and External Op-Amp Compensation:A Control-Centric Tutorial

 

次に、SiC MOSFETアンプにおける、

C1=10p, R5=510, C5=3300p, C4=22p, R24={2.4k, 4.7k}

でのLT SpiceによるAC解析の結果を示します。

R24=2.4kの時は、

U3の位相がどんどん遅れてしまうことがわかります。

R24=4.7kの時は、

U2, U3, U4のユニティゲイン(0dB, 1.3MHz)での

位相が90degと十分な位相余裕を確保できます。

 

試作機では大音量で安定性の問題が起きたので、

大容量電源バイパス・コンデンサ

C13/C15を22uFから470uFに増やしました。

また、ドライバ段のベースストッパーは100Ωに戻して、

ドライバ段(MJE15032/MJE15033)はIq=70mA、

出力段(C3M0280090D)はIq=200mAに

それぞれ設定しています。

エージングが進むにつれて、

音はますます魅力的になっています。

 

C3M0280090DによるSiC MOSFETアンプで使用している、

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の

位相補償についてまとめておきます。

 

まず、ポイントとなる図と説明をLT1166およびLT1360のデータシートから引用します。

 

シャント・レギュレータのドライブ

入力相互コンダクタンス段をドライブせずに、シャン
ト・レギュレータを直接電流ドライブすることができま
す。この方法には速度が向上する利点があり、gm段を
補償する必要がなくなります。ピン2をフロートさせる
と、LT1166を帰還ループの内側に置き、バイアス電流
源を通してドライブすることができます。入力相互コン
ダクタンス段はバイアスされたままで、回路動作に影響
を与えることはありません。図7のRLを使用すれば、入
力信号でオペアンプの電源電流を変調することができま
す。このオペアンプは、電源リードを電流源出力とする
V/Iコンバータとして機能します。負荷抵抗とオペアン
プの正入力は、LT1166の出力に接続され、AV＝1V/Vと
するために帰還されます。コンデンサCFはITOPと
IBOTTOM間の不整合による出力VOSをなくし、DCにポー
ルを形成し、1/RFCFにゼロを形成します。MOSFETの位
相がループの安定性を低下させる前に、オペアンプの利
得が－1V/Vとなるようにゼロ周波数を選択します。

Circuit Operation
The LT1360 circuit topology is a true voltage feedback
amplifier that has the slewing behavior of a current feedback
amplifier. The operation of the circuit can be understood
by referring to the simplified schematic. The inputs
are buffered by complementary NPN and PNP emitter
followers which drive a 500W resistor. The input voltage
appears across the resistor generating currents which are
mirrored into the high impedance node. Complementary
followers form an output stage which buffers the gain
node from the load. The bandwidth is set by the input
resistor and the capacitance on the high impedance node.
The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.
The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load and
has no effect under normal operation. When driving a
capacitive load (or a low value resistive load) the network
is incompletely bootstrapped and adds to the compensation
at the high impedance node. The added capacitance
slows down the amplifier which improves the phase
margin by moving the unity-gain frequency away from the
pole formed by the output impedance and the capacitive
load. The zero created by the RC combination adds phase
to ensure that even for very large load capacitances, the
total phase lag can never exceed 180 degrees (zero phase
margin) and the amplifier remains stable.

LT1166のシャントレギュレータのドライブの説明によると、

コンデンサCFはITOPとIBOTTOM間の不整合による出力VOSをなくし、

DCにポールを形成し、1/RFCFにゼロを形成します。

MOSFETの位相がループの安定性を低下させる前に、

オペアンプの利得が－1V/Vとなるようにゼロ周波数を選択します。

とあるので、

ゼロ周波数で位相補償できることがわかります。

また、DCのポールはCFで決定されるので、

ゼロ周波数はRFで決定することにします。

 

また、LT1360の回路動作の説明によると、

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

とあるので、

RFを小さくすると、

ゼロ周波数とスルーレートが

それぞれ大きくなることがわかります。

 

LT SPICEによるシミュレーションと試作による確認で、

最終的なLT1360の定数は、

RL=150Ω, Rin=1kΩ, RF=510Ω, CF=3300pFとしました。

緑が位相補償調整後(RF=510Ω),

青が位相補償調整前(RF=3.3K)のLT1360の出力です。

 

位相補償調整後は、

位相余裕=85deg、

ゲイン余裕=9.9dBと十分な値となっています。