D級アンプの原理:回路と電源の考察

D級アンプの原理に関して、回路と電源に関する考察をまとめておきます。

 

日本語のまとまった参考資料としては、以下のものをあげておきます。

トランジスタ技術2008年3月号 特集:高効率パワー・アンプの作り方

トランジスタ技術2003年8月号 特集:ディジタル・アンプ誕生

グリーンエレクトロニクス No.7 D級パワー・アンプの回路設計

グリーンエレクトロニクス No.1 高効率・低雑音の電源回路設計

 

まず、ここでは増幅方式の原理として、

D級アンプをオーディオ信号で出力素子のデューティサイクルを

PWM制御するスイッチング方式のアンプと定義します。

 

また、比較のために、
AB級アンプは、オーディオ信号で出力素子のトランスコンダクタンスを

線形制御する方式のアンプと定義します。

なので、ここでのD級アンプは、

スイッチングノードの電圧に関しては2値もしくは3値ですが、

デューティサイクルに関しては連続なPWMを仮定しているので、

分類としてはアナログアンプ(連続時間の増幅器)です。

一般的には、

オーディオ入力信号をサンプリングしてPWM信号を生成してスイッチングノードを制御し、

スイッチングノードの離散電圧をLPFで復調して連続電圧を取り出します。

 

この点に関しては、

AB級アンプは、

連続時間かつ連続電圧のアナログアンプです。

入力から出力まで一貫してアナログ制御の構成が一般的です。

 

次に、D級アンプのサンプリングに関連して、

自励発振式と他励発振式の比較がよくされています。

 

これに関しては、実際に制作してみるとわかりますが、

他励発振式はPSRRが原理的には0dBなので、

通常のコンデンサインプット式の電源では、

100Hz/120Hzの商用電源の整流リップルノイズが

そのまま聞こえます。

なので、オーディオアンプとしては、

電源に対策を施さないと、

そのままでは実用になりません。

 

一方で、自励発振式はPSRRに優れているため、

電源を選びませんが、

サンプリング周期が信号振幅に応じて変動するのと、

電源のパンピング現象が短所とされています。

 

これも実際に制作してみたところ、

自励発振式におけるサンプリング周期の変動は、

無信号時に1MHzを超えるレベルの回路が容易に達成できて、

ノイズシェーピングを適用できるので、

実質的な音質への影響は限定的です。

 

電源のパンピング現象は、

他励式と同様に電源で対策を行うか、

フルブリッジ構成にするのが一般的ですが、

フルブリッジ構成にすると、

他励式(外部クロックとの同期を含む)となってしまうため、

元の木阿弥です。

 

従って、D級アンプでは、

増幅器と電源を一体のものとして設計する必要があります。

 

増幅器のフィードバック制御としては、

電流モードの構成をとれば、

LPFの変動も制御できるため、

設計次第です。

 

また、電源の対策としては、

リニア電源にレギュレータを導入するか、

電源自体をフルブリッジ構成にするのが一般的のようです。

 

一方で、

最近は同期整流(ダイオード整流と違い、回生電流を逆流できる)が

容易に構成できるので、

スイッチング電源で対応する方が容易と思われます。

 

ただし、

オーディオアンプは連続での定格出力は実使用時には発生しないので、

設計のポイントは大きく異なります。

クレストファクタを考慮したトランスの巻き線設計、

アクティブクランプもしくはフェーズシフトフルブリッジ(PSFB)によるZVS、

軽負荷モード(パルススキッピング)による安定性の確保、

などが重要になってきます。

 

というわけで、これまでの設計や試作を踏まえると、

自励発振式とスイッチング電源で適切なD級アンプの設計というのが、

音質とコストパフォーマンスも含めて妥当という結論です。

 

3レベルPWM D級アンプの基板設計の改良

3レベルPWM D級アンプの基板設計の改良です。

回路図は定数と部品(電流検出抵抗、LPFのMLCCなど)を

若干変変更しています。

配線図です。

制御部を左側に集めて、電力変換部を右側に集めています。

基板上面のベタパターンです。

BTLなので、電力変換部のグランドを局所化して、

電源レールの取り回しを工夫しています。

また、

スイッチングノードやスナバ回路を局所化しています。

主に左から、制御部電源(-5V, +5V),

ハーフブリッジドライバ電源(+15V(-50V基準)),

パワーグランド(0V)です。

基板下面のベタパターンです。

主に、左から、アナロググランド(0V)、

ハーフブリッジドライバグランド(-50V)、

電源レール(+-50V)です。

フルブリッジ構成で、

制御部のICが10個になるなど、

部品点数が多いので、

レイアウトするだけでも、

なかなか大変です。

 

BTL-ZVS D級アンプの基板設計

BTL-ZVS D級アンプの基板を設計しました。

保護回路として、UVPとDCPも実装しています。

基板面積を削減するために1回路のインバータ(SN74LVC1G04 Single Inverter Gate)

を使用します。

部品のレイアウトと配線の引き回しはこんな感じです。BTL_ZVS_brd

基板上面は電源(+5V, -5V, 12V(VCC), PGND)、スイッチングノードで埋めています。BTL_ZVS_top

基板下面は、電源(+50V, -50V, SGND)、スイッチングノード、パワーノードで埋めています。BTL_ZVS_btm

 

 

PSFBとZVS-BTLの関係

これまでPSFB-ZVSによるClass Dアンプの設計を進めてきましたが、

PSFBをD-FlipflopとXORで実装すると、

PWM入力が分周されてしまうため、

アナログ回路ではフィードバックが困難なことがわかってきました。

 

理解を深めるために、

PSFBとFB-PWMのスライドを

Power Converter Topology Trends

から引用します。

PSFBでは、

左右のハーフブリッジのゲート信号をPhase Shiftして、

オーバラップすることで、

赤の期間(Freewheel)を生成して、

ソフトスイッチしていることがわかります。

 

一方、

このオーバラップをデッドタイムで置き換えると、

通常のFull Bridge(BTL)に相当することがわかります。

つまり、ZVS-BTLではデッドタイムが

実質的なFreewheel期間になっています。

 

BTLは、PSFBのように論理回路(D-Flipflop, XOR)を用いずに、

コンパレータのコンプリメンタリ出力で左右の

ブリッジをドライブする形で簡単に実装でき、

プロパゲーションディレイもハーフブリッジ構成と変わりません。

 

また、

ZVSのためには、

デッドタイムを細かく調整できるゲートドライバが必要です。