LTspiceによる回路シミュレーション、EagleによるPCB設計、試作、EMSによる頒布まで
D級アンプで使用している絶縁型LLCコンバータでTL431とオプトカプラ(6N136, TLP559, TLP2304)を用いた回路の試作を行ったのでまとめておきます。
写真中央下部のSOIC８の変換基板がTLP2304でその右側のTO-92がTL431です。
オプトカプラも種類がいろいろありますが、ここではLLCコンバータがfsw=100kHzなので、1MbpsのオープンドレインのPhoto IC(UCC256404のRVCC=13Vで駆動）を選択しています。
同じ定数で、TLP2304, TLP559, 6N136が問題なく動作しました。プロパゲーションディレイと入力容量がそれぞれ異なるので、理論的には電源のトランジェントに影響があるはずですが、D級アンプの出力の聴感で判断するのは難しいと思います。
なお、東芝の6N136, TLP559は生産終了予定となっています。
また、オプトカプラの経年劣化(CTRの低下）が問題になる場合は、Si87xx(Si8710CC, Si8710CD)を選択しますが、現在のところ半導体不足の影響で入手困難です。
絶縁型LLCコンバータなどで2次側の電圧を1次側にフィードバックするためのTL431とオプトカプラの位相補償をまとめておきます。
以下の資料が参考になります。
The TL431 in the Control of Switching Power Supplies
The TL431 in a Modified Type 2 Configuration
DC-DC Converters Feedback and Control
Modeling and Loop Compensation Design of Switching Mode Power Supplies
Demystifying Type II and Type III Compensators Using Op-Amp and OTA for DC/DC Converters
The TL431 in the Control of Switching Power Suppliesからスライドを引用します。
絶縁型DC-DCコンバータ用ICのデータシートや、アプリケーションノート、設計ツールでもTL431とOptocouplerの位相補償についてはほとんど触れていないので、設計に際しては基礎的なところから理解しておくことが必要です。
制御と回路の基礎知識があれば順を追って理解できる資料だと思いますが、いかがでしょうか。
絶縁型LLCコンバータなどで2次側の電圧を1次側にフィードバックするためのTL431とオプトカプラ(MOC207)による回路をまとめておきます。
以下の資料が参考になります。
Shunt Regulator Design Procedures for Secondary Feedback Loop in Isolated Converter
Setting the Shunt Voltage on an Adjustable Shunt Regulator
Compensation Design With TL431 for UCC28600
まず、LTspiceによる回路図と過渡応答を示します。
設計手順としては以下の通りです。
2次側はフォトダイオードのローサイドにシャントレギュレータを配置する構成になります。
1次側はコントローラのFBピンの仕様に応じてオープンコレクタ出力をエミッタ共通かコレクタ共通の構成になります。
Single Switch PWMController with AuxiliaryBoost Converter
LT1950を用いて、500W 2スイッチ・フォワードコンバータの回路設計をしてみました。
主要部品として、
絶縁型ゲートドライバは、ADuM4120-1B、
MOSFETスイッチは、IPA60R280P7S、
トランスのコアは、PC40EER42/42/20-Z、
整流用ダイオードは、STPS20200CFP、
整流用CMCは、744844101、
オプトカプラ・ドライバは、LT4430、
オプトカプラは、HCPL-4506、
でシミュレーションしています。
LTspiceの回路図はこちら。
LTspiceの過渡解析はこちら。
緑：正側出力電圧(+50V)、赤：正側CMC電流(5A)
5A負荷時の出力の電圧降下が3.5V程度ありますが、
オーディオパワーアンプ用のオフラインの正負電源
(500W, 入力AC100V/出力DC+-50V)なので、
実用的には十分です。
以下に、回路の構成のポイントをまとめておきます。
2スイッチ・フォワードコンバータは、
デューティ比を50%未満にする必要があるので、
LT1950のVsecピンにRefピンから抵抗分圧で、
最大デューティ比を設定しています。
また、LT1950はブーストコンバータを内蔵していますが、
140mA程度の電源が必要なり、
コントローラ用の電源回路が複雑になるため使用していません。
かわりに、
抵抗とZenerダイオードによる5Vおよび12Vの電源回路だけとしています。
さらに、L1950のGateピンから抵抗分圧で、
ADuM4120-1Bの入力として
ハイサイドとローサイドのスイッチを同相で駆動しています。
同期整流用のMOSFETはコイル（誘導性負荷）に対して、
スイッチングを行うため、
大きなスパイクが発生します。
そのため、ブレークダウン電圧を超える
スパイクに対する考察が必要になる場合があります。
その場合の指標が、アバランシェ耐量になりますが、
データシートの見方が複雑なので、
まとめておきます。
以下の資料が参考になります。
The Selection of MOSFETs for DC-DC-Converters
また、比較のために次の２つの耐圧300VのMOSFETのEASをあげておきます。
IRFB4137: EAS=400mJ
IPP410N30N: EAS=240mJ
SPICEモデルにもよりますが、
シミュレーションの過渡解析では、
ブレークダウン電圧を超えたあたりで、
スパイク電圧がクリップするような動作になるようです。
EASの範囲内のスパイクのエネルギーであれば、
最終的には、熱的破壊に至るかどうかが判断のポイントのようです。
また、MOSFETの構造がプレーナ型かトレンチ型かによっても、
EASが大きく異なるようです。
ADP1074のソフトスタートに関してまとめておきます。
以下の資料が参考になります。
具体的な問題として、
ADP1074を用いた正負電源の起動時に
2次側の同期整流のドライバとしてLTC4446を
２つ起動しようとすると、
負荷電流が増大してうまく起動しないようです。
そこで、SS1, SS2の容量をそれぞれ1uF, 2.2uFに増大させたところ、
SPICEシミューレーションでは、
150msほどで、出力が+-50Vになるまで、
同期整流を開始させずに、
ソフトスタートするようになりました。
このあたりは、実回路の挙動をみながら、
シミュレーションで確認してみるしかないようです。
なお、同期整流用のMOSFETの耐圧は300V必要なようです。
Infineonだと、このあたりでしょうか。
3端子レギュレータで正負電源を構成するときは、
ラッチダウン防止のためにSBDを保護回路として入れるように、
データシートに記述があるので認識していましたが、
同期整流で正負電源を構成するときも必要になるようです。
実際、フォワードコンバータによる正負電源の起動時に、
耐圧の異なる同期整流用のMOSFETが
フォワード用とフリーホイール用のいずれも、
正側だけ飛んでしまったので、
ラッチダウンと判断しています。
というわけで、正負電源のラッチダウンに関する資料をまとめておきます。
ADP1074を用いてハイサイド・アクティブクランプ・
フォワードコンバータを設計する際のポイントをまとめておきます。
AN-1454 アプリケーション・ノートも参考にしてください。
LT Spiceの回路図はこちら。
電源起動時の過渡解析の結果
（緑：正側出力(+50V), 茶：SS1, シアン：（FB), 赤：(SS2), 黄土（Comp））
はこちら。
まず、ソフト・スタート手順の
1次側と2次側のハンドシェークの条件を満たすためには、
SS1とSS2のコンデンサの容量を調整する必要があります。
シミュレーションでは起動後29-30msの期間に、
SS1の電圧が600-800mVの間にあるように調整する必要があります。
また、SS1とSS2の電流レートが2倍程度異なるので、
容量比を2倍程度にすると、一様に電圧が上昇していきます。
なお、最終的には、SS2とFBの電圧が1.2Vを超えた時点で、
強制的に2次側に制御が移るとデータシートには、
記述があります。
一方で、ハンドシェーク後にSS1の電圧は０Vになるという記述が
データシートにはありますが、
SPICEモデルでは、5Vまで上昇し続けます。
次に、FBおよびCompによるエラーアンプのループ補償ですが、
ゲインを10dB(3倍)程度に設定しないと、
適切なレギュレーションが得られません。
なので、まず、FBの上側（出力電圧）の抵抗値を決めて、
Compの抵抗値をその3倍程度に設定します。
その後、スイッチング周波数に応じて
Compの容量値をスケールするように設定します。
続いて、スロープ補償ですが、
デッドビート(k=1)で設定すると、
Compが大きく振れて電流制限にかかるため、
ノーマル(k=0.5)で設定しています。
1次側のデッドタイムは、154nsに設定しないと、
ハイサイド・アクティブクランプのための
位相反転やハイサイドドライバの伝播遅延が大きいため、
PGATEがラッチしてしまうようです。
最大デューティ・サイクル(Dmax)は、十分大きく設定しないと、
起動時や高負荷時にヒカップモードに移行してしまうようです。
なので、巻線比は0.6ですが、Dmaxは90%に設定しています。
軽負荷モード(Mode)は、3つの状態が設定できるようです。
具体的には、
LLM（常時ボディダイオードによるダイオード整流）、
スレッショルド（軽負荷時は非同期整流、重負荷時は同期整流）、
CCM(常時同期整流）の３つになります。
なお、スレッショルドはCSの状態によるので、
ランプ補償の設定抵抗の影響を受けます。
最後に、同期整流用MOSFETの耐圧ですが、
フリーホイール・ドライバ側(SR2)は2次側のトランス出力電圧とサージ電圧ですが、
フォワード・ドライバ側(SR1)は1次側の電圧とサージ電圧になるようです。
なので、150V耐圧のIPP076N15N5, IPP075N15N3
などを選択しています。
D級アンプの出力は通常、
Nch MOSFETによるハーフブリッジ（トーテムポール）が用いられます。
フルブリッジは、ハーフブリッジを2つ用いるので、
構成要素としては、ハーフブリッジに還元されます。
ハーフブリッジの上下のMOSFETのゲートをPWMで制御しますが、
現実の回路や素子にはプロパゲーションディレイや、
非線形性があるため、上下の素子が同時にオンになって、
貫通電流が発生しないように、
適切なデッドタイムが必要になります。
では、最適なデッドタイムはどのように設計すべきでしょうか？
よくあるD級アンプの解説では、
出力波形が理想的な矩形波に近づくように、
できるだけデッドタイムは小さい方がよい
としているものが見受けられます。
この場合、MOSFETのスイッチング時間
（ライズタイム＋ターンオンディレイ、フォールタイム＋ターンオフディレイなど）に、
安全係数（ゲートドライバのプロパゲーションディレイやディレイマッチング、温度係数など）
を掛けた最小値になります。
でも、実際、そうでしょうか？
オーディオ用途のD級アンプでは、
ハーフブリッジの先にLPFのコイルがあります。
そのため、スイッチングの際（デッドタイム期間）には、
MOSFETの出力容量(Coss)とLPFのコイルの間で、
共振が発生します。
なので、ソフトスイッチング（ZVS)を前提にする設計では、
矩形波のように垂直な電源レール間の遷移を伴う波形ではなく、
正弦波をレール間に縦に引き延ばしてクリップさせたような波形になります。
この場合、出力容量とコイルのインダクタンスおよび発振周波数によりますが、
デッドタイムも47-200ns程度まで、
かなり長くなります。
デッドタイムが大きくなると、
クロスオーバー歪みが増えると思いますか？
実際には共振波形は連続なので、増えません。
また、ZVSなので、
スイッチングノイズも極小です。
パンピング現象も極小になります。
なぜなら、共振エネルギーを上下のスイッチ間とコイルで、
保存する形になるので。
オーディオ用途であれば、
いいことずくめのようです。
オーディオ用途のD級アンプでは、
スイッチングノードの波形忠実度は無意味です。
なぜなら、最終的な出力は、LPF通過後の波形になるからです。
需要なのは、PWMのデューティサイクルに応じた、
電圧時間積の比率の精度になるからです。
しかしながら、スイッチングノード出力の
電圧時間積の時間はPWMで直接制御していますが、
電源電圧の制御は、自励式と他励式で大きく異なります。
自励発振式は電源電圧の変動を含んだスイッチングノードの
電圧波形が搬送波そのもので、
直接、積分器の入力にフィードバックするため、
十分なPSRRが簡単に得られます。
ところが、他励式は通常、搬送波は無帰還なので、
PSRRが原理的には0dBとなります。
というわけで、
電源側でレギュレータなどを用いて、
電源変動を抑える必要があります。
いずれにしても、
理論モデルやシミュレーションモデルと
現実の回路の振る舞いをよく検討した上で、
必要十分な寄生要素を含めた
適切な設計をする必要があります。
オープンデザイン・オーディオ 