LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の位相補償

C3M0280090DによるSiC MOSFETアンプで使用している、

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の

位相補償についてまとめておきます。

 

まず、ポイントとなる図と説明をLT1166およびLT1360のデータシートから引用します。

 

シャント・レギュレータのドライブ

入力相互コンダクタンス段をドライブせずに、シャン
ト・レギュレータを直接電流ドライブすることができま
す。この方法には速度が向上する利点があり、gm段を
補償する必要がなくなります。ピン2をフロートさせる
と、LT1166を帰還ループの内側に置き、バイアス電流
源を通してドライブすることができます。入力相互コン
ダクタンス段はバイアスされたままで、回路動作に影響
を与えることはありません。図7のRLを使用すれば、入
力信号でオペアンプの電源電流を変調することができま
す。このオペアンプは、電源リードを電流源出力とする
V/Iコンバータとして機能します。負荷抵抗とオペアン
プの正入力は、LT1166の出力に接続され、AV=1V/Vと
するために帰還されます。コンデンサCFはITOPと
IBOTTOM間の不整合による出力VOSをなくし、DCにポー
ルを形成し、1/RFCFにゼロを形成します。MOSFETの位
相がループの安定性を低下させる前に、オペアンプの利
得が-1V/Vとなるようにゼロ周波数を選択します。

Circuit Operation
The LT1360 circuit topology is a true voltage feedback
amplifier that has the slewing behavior of a current feedback
amplifier. The operation of the circuit can be understood
by referring to the simplified schematic. The inputs
are buffered by complementary NPN and PNP emitter
followers which drive a 500W resistor. The input voltage
appears across the resistor generating currents which are
mirrored into the high impedance node. Complementary
followers form an output stage which buffers the gain
node from the load. The bandwidth is set by the input
resistor and the capacitance on the high impedance node.
The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.
The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load and
has no effect under normal operation. When driving a
capacitive load (or a low value resistive load) the network
is incompletely bootstrapped and adds to the compensation
at the high impedance node. The added capacitance
slows down the amplifier which improves the phase
margin by moving the unity-gain frequency away from the
pole formed by the output impedance and the capacitive
load. The zero created by the RC combination adds phase
to ensure that even for very large load capacitances, the
total phase lag can never exceed 180 degrees (zero phase
margin) and the amplifier remains stable.

LT1166のシャントレギュレータのドライブの説明によると、

コンデンサCFはITOPとIBOTTOM間の不整合による出力VOSをなくし、

DCにポールを形成し、1/RFCFにゼロを形成します。

MOSFETの位相がループの安定性を低下させる前に、

オペアンプの利得が-1V/Vとなるようにゼロ周波数を選択します。

とあるので、

ゼロ周波数で位相補償できることがわかります。

また、DCのポールはCFで決定されるので、

ゼロ周波数はRFで決定することにします。

 

また、LT1360の回路動作の説明によると、

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

とあるので、

RFを小さくすると、

ゼロ周波数とスルーレートが

それぞれ大きくなることがわかります。

 

LT SPICEによるシミュレーションと試作による確認で、

最終的なLT1360の定数は、

RL=150Ω, Rin=1kΩ, RF=510Ω, CF=3300pFとしました。

緑が位相補償調整後(RF=510Ω),

青が位相補償調整前(RF=3.3K)のLT1360の出力です。

 

位相補償調整後は、

位相余裕=85deg、

ゲイン余裕=9.9dBと十分な値となっています。

 

データシートに基づくトロイダルトランスのSPICEモデル作成

トロイダルトランスの電源投入時や短絡時の突入電流の評価を

SPICEシミュレーションするために、

モデルパラメータをデータシートから作成する方法を検討します。

 

nuvotem Toroidal Transformer, 300VA, 115Vx2, 35Vx2(RS Part No. 257-5231)をターゲットにします。

 

LT SPICEにおけるトランスのモデルはこちらの記事のように複数のインダクター(L)と結合定数(K)で定義できます。

LTspice: Simple Steps for Simulating Transformers

 

また、インダクターのパラメータとしては、インダクタンスと直列抵抗が必要です。

トランスのデータシートには、直列抵抗(Primary 2.4Ω, Secondary 0.3010Ω)は載っていますが、

インダクタンスは載っていないため、パラメータの推定が必要です。

 

トロイダルコイルのモデルはこちらを参照します。

第2章 トランスフォーマーの基礎

2-1 インダクタンスの基礎

(c) トロイダルコイル

図2-3 トロイダルコイル

式(2.1.9)に、

データシートから読み取れる寸法(a=40mm(推定), b=58mm, 2r=115-40=75mm、

コアを鉄と仮定した透磁率(μ0μ=6.3xE-3)、

仮定の巻き数(N=100)をそれぞれ代入すると、

L=(6.3xE-3×100^2x40xE-3x58xE-3)/(75xE-3×3.14)=620mHとなります。

一方、Lは電圧の自乗(Primary 115V, Secondary(No Load) 37.88V)に比例するので、

Lp=115^2=13225xConst(mH)

Ls=37.88^2=1435xConst(mH)

 

また、L=2x(Lp+Ls)なので、

Const=620/(2x(13225+1435))=2.11E-2となります。

したがって、

Lp=13225×2.11E-2=279 mH

Ls=1435×2.11E-2=30.3 mH

となります。

 

結合係数(K)は、

鉄損(1.59W)が無負荷時の2次側定格(2×37.88[V]x4.286[A]=324.7[W])に生じるとして、

K=1-1.59/324.7=0.995

となります。

 

結局、トランスの場合、

インダクタンスは1次側と2次側の比率が重要なので、

大体でよい場合は、

1次側電圧、2次側電圧をそれぞれ自乗して

100mH程度のオーダーになるようにスケールすれば十分です。

 

SiC SBD電源の整流用ダイオードの交換

壊れたSCS206AGIDH16G65C6に交換しました。

C3M0280090DによるAB級SiC MOSFETアンプ

で音を聴いていますが、

FDH038AN08A1による理想ダイオード正負電源の時と比べても

なかなかよい感じです。

 

性能的にはVfが低いため、

無負荷時+-44.9Vも出ます。

 

パワフルで見通しのよい音が、

楽しめます。

 

SiC SBDがオーディオアンプの電源に使いにくい理由

AB級SiC MOSFETアンプの試作中に、

電源の整流用SiC SBD(SCS206AG)が壊れる状況が発生しました。

8Ω, 100Wのオーディオアンプの負荷を想定して、

If=6Aで足りると考えていましたが、

想定外の状況では不十分のようです。

 

具体的には、ドライバBJT(2SC4883A/2SA1859A)のばらつきから恐らく

ゲート電圧が発振してしまい、

SiC MOSFET(C3M0280090D)が貫通電流によりショートした模様です。

 

その結果、負荷が電流検出抵抗(0.22Ω)のみになってしまい、

電圧降下が大きくなり、平滑用コンデンサが充電できずに、

SiC SBDに大きなピーク電流が繰り返し発生する状況になったため、

熱破壊に至ったと推測しています。

 

そこで、短絡状態の状況における電源回りの振る舞いを

SPICEシミュレーションで確認してみます。

 

回路図を示します。

SiC SBDのモデルはSCS315AHGです。

300VAのトランスの突入流電流防止用にNTCをつけてあります。

 

過渡解析の結果を示します。

緑がSiC SBDに流れる電流(Ifrm: 10ms sine halfwave 60A peak)、

赤がSiC SBDの熱損失(Pd: 150W peak)です。

 

60Aの過電流を許容できたとしても、

平均で50Wx8程度の放熱ができないと、

確実に熱破壊に至ると思われます。

 

これらの条件を踏まえて、

3つのSiC SBD(Rohm SCS315AHG, CREE C3D16065A, Infineon IDH16G65C6)の

データシートを比較します。

いずれもVr=650V, If=15A程度の製品ですが、

Qc, Vf, Ifrm, Pd, I2tはかなり違うことがわかります。

 

音質に関係するのはQcですが、

熱の発生はVf, 熱の放出はPd, 過電流への耐性はi2tが支配的です。

また、商用電源の整流用なので、

Ifrmは10ms(50Hz) sine halfwaveで見る必要があります。

 

これらの基準で選ぶとすると、

Infineon IDH16G65C6が良さそうです。

ただし、放熱板かヒートシンクは必須です。

CoolSiCとは、言い得て妙ですね。

 

AB級SiC MOSFETアンプのドライバBJTの交換

AB級(LT1166)SiC MOSFET(C3M0280090D)アンプの

ドライバBJTをMJE15032/MJE15033に交換しました。

 

交換前のドライバBJT(2SC4883A/2SA1859A)は、

コンプリメンタリとはいっても、

ftがそれぞれ120MHz/60MHzと大きく違うのと、

hfeのばらつき温度特性の影響か、

ベースストッパーが100Ωではノイズが出たり、

大音量では歪むようです。

 

そこで、ドライバBJTをMJE15032/MJE15033に変えてみたところ、

音が全く別次元といった感じに激変しました。

 

このあたりがオーディオの醍醐味というか、

回路やデータシートのパラメータは物理モデルの一部でしかないと

いうことですね。

 

C3M0280090DによるAB級SiC MOSFETアンプの試作

C3M0280090DによるAB級SiC MOSFETアンプの試作です。

ドライバBJT(2SC4883A , 2SA1859Aの発振に起因すると思われる

貫通電流とノイズに対処するために、ベースストッパを100Ωから510Ωに引き上げました。

バイアスコントローラ(LT1166)の外部補償コンデンサ(Cext1(Vtop), Cext2(Vbottom))は470pFにしています。

また、アイドル電流を下げるために、電流検出抵抗を0.1Ωから0.22Ωに引き上げました。

なお、出力を絶縁するためのインダクタ(0.1uH)も空芯コイルから

フェライトコア(RLB9012-1R0ML)のものに変えました。

 

ベースになっている回路図をLT1166のデータシートから引用します。

Fig. 19 100W Audio AmplifierはコンプリメンタリのMOSFET(IRF530, IRF9530)を

シャントレギュレータドライブ(LT1360によるV/I変換)のLT1166で駆動する回路です。

Fig. 8 Bipolar Buffer Ampはダーリントンドライバ(2N2222, 2N2907)と直列ダイオード(1N4001)で、

コンプリメンタリのBJT(TIP29, TIP30)をLT1166で駆動する回路です。

これらの2つの回路をもとにダーリントンドライバとして2SC4883A, 2SA1859Aを用いて、

エミッタディジェネレーションで上側はエミッタドライブ、

下側はコレクタドライブする準コンプリメンタリ構成で

出力トランジスタのC3M0280090Dを駆動しています。

 

音自体は、もちろん素晴らしいですが、

発振対策が必要なので、実装には注意が必要です。

 

データシートに基づくSiC MOSFETのVDMOSモデルの作成

Wolfspeed(CREE)のC3M0280090D, C3M0120090D, C3M0065090DのSPICEモデルは

温度パラメータが入っているため、非線形の振る舞いをします。

そのため、データシートの値を元にVDMOSモデルを作成しました。

 

それぞれの

VDMOSモデル、

Transfer Characteristic(Ids,  Vgs)、

LT SPICEの回路図、

過渡解析の結果(VDMOS(緑)CREE Subckt(青))を示します。

 

.MODEL C3M0280090D VDMOS (NCHAN
+VTO=3.5 KP=1 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=50e-12 CGDMIN=2e-12 a=0.5
+CGS=148p CJO=0.1175n M=1.0 VJ=4.8
+RG=26 RDS=1e8 RS=1e-3 RD=280e-3 IS=1e-6 N=1.0)

 

.MODEL C3M0120090D VDMOS (NCHAN
+VTO=3.5 KP=2.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=100e-12 CGDMIN=4e-12 a=0.5
+CGS=347p CJO=0.2875n M=1.0 VJ=4.8
+RG=16 RDS=1e8 RS=1e-3 RD=120e-3 IS=1e-6 N=1.0)

 

.MODEL C3M0065090D VDMOS (NCHAN
+VTO=3.5 KP=4.0 subthres=8e-1 mtriode=1 LAMBDA=0
+CGDMAX=50e-12 CGDMIN=2e-12 a=0.5
+CGS=656p CJO=0.375n M=1.0 VJ=4.8
+RG=4.7 RDS=1e8 RS=1e-3 RD=65e-3 IS=1e-6 N=1.0)

 

コンデンサの並列接続による反共振のSPICEシミュレーション

コンデンサを並列接続すると反共振が問題になりますが、

特にコンデンサの種類を積層セラミックコンデンサ(MLCC)に置き換えたときにどのように、

インピーダンスカーブが振る舞うのかを知りたいときがあります。

 

そこで、LT SPICEでシミュレーションするためには、

MLCCのモデルが必要になります。

MurataのSimSurfingから取得します。

部品を選択して、”SPICE Netlist”と書かれた紫のボタンをクリックすると

モデルがダウンロードできます。

シミュレーションの回路図を示します。

AC解析の単純な構成です。

AC解析を実行して、インピーダンスカーブ(周波数特性)が取得できます。

1uFと0.1uFの組み合わせです。

(5MHz, -36dBのピークが反共振)


自己共振周波数(1uFの場合、2MHz, -59dBのインピーダンスカーブの谷)から先は、

インダクタンスとして振る舞うため、

並列接続する容量のオーダーの違いを2倍(1uFと0.01uFの組み合わせ)に広げて比較すると

10dB反共振のピークが上昇することがわかります。

(16MHz, -26dBのピークが反共振)

C3M0280090DによるD級BTL SiC MOSFETアンプの基板設計

EAGLEによるC3M0280090DによるD級BTL SiC MOSFETアンプの基板設計です。

2つのDC-DCコンバータ(DPBW03G-05, SPBW03G-15)と10個のオペアンプICを盛り込むため、

80x100mmの実装面積としては限界です。

2つのインダクタ(7G17B-220)と電解コンデンサ(ZLH 1,000uF)も場所を取るため、

8Aを流す為のトレース幅の確保も大変です。

熱損失は効率90%と仮定すると、500W出力で50Wなので、

ヒートシンクはそれほど大きくなくても大丈夫です。

上面のベタパターンです。

下面のベタパターンです。

C3M0065090DによるAB級BTL SiC MOSFETアンプの基板設計

EAGLEによるC3M0065090DによるAB級BTL SiC MOSFETアンプの基板設計です。

3つのDC-DCコンバータ(DPBW03G-15)と4つのヒートシンク(11PB015-01025)を盛り込んだため、

80x100mmの基板ではほぼ限界だと思います。

9x13mm角の10Ω 5Wセメント抵抗と12mm径の1uH空芯インダクタは大きすぎるので、

6mm径の3W酸金抵抗と9mm径のフェライトコア・インダクタ(RLB9012)に変えています。

8Aの電流を流すためのトレース幅の確保が大変です。

上面のベタパターンです。

下面のベタパターンです。