BTL-ZVS D級アンプの基板を設計しました。
保護回路として、UVPとDCPも実装しています。
基板面積を削減するために1回路のインバータ(SN74LVC1G04 Single Inverter Gate)
を使用します。
部品のレイアウトと配線の引き回しはこんな感じです。
基板上面は電源(+5V, -5V, 12V(VCC), PGND)、スイッチングノードで埋めています。
基板下面は、電源（+50V, -50V, SGND)、スイッチングノード、パワーノードで埋めています。
月: 2018年8月
これまでPSFB-ZVSによるClass Dアンプの設計を進めてきましたが、
PSFBをD-FlipflopとXORで実装すると、
PWM入力が分周されてしまうため、
アナログ回路ではフィードバックが困難なことがわかってきました。
理解を深めるために、
PSFBとFB-PWMのスライドを
Power Converter Topology Trends
から引用します。
PSFBでは、
左右のハーフブリッジのゲート信号をPhase Shiftして、
オーバラップすることで、
赤の期間(Freewheel)を生成して、
ソフトスイッチしていることがわかります。
一方、
このオーバラップをデッドタイムで置き換えると、
通常のFull Bridge(BTL)に相当することがわかります。
つまり、ZVS-BTLではデッドタイムが
実質的なFreewheel期間になっています。
BTLは、PSFBのように論理回路(D-Flipflop, XOR)を用いずに、
コンパレータのコンプリメンタリ出力で左右の
ブリッジをドライブする形で簡単に実装でき、
プロパゲーションディレイもハーフブリッジ構成と変わりません。
また、
ZVSのためには、
デッドタイムを細かく調整できるゲートドライバが必要です。
PSFB-ZVS D級アンプの基板設計を行いました。
IRFI4019H-117Pのピン配置が独特なのと
フルブリッジなのでゲートドライバ(Si8244)とインダクタ、コンデンサも2つずつあるため、
配線の引き回しがかなり複雑です。
また、
にならってLPFを構成したので、
DCリンクのコンデンサも増えています。
配線はこんな感じです。
表はこんな感じです。
裏はこんな感じです。
最大出力は400Wを越えるため、
電源と出力のパターン幅を確保するのが大変です。
ZVSによるソフトスイッチングだけでD級アンプを構成する方法を検討していたところ、
Phase-Shift Full-Bridgeによる構成を見つけました。
PSFBのロジックは、Flip-FlopとExclusive-OrのロジックICで簡単に組めるようです。
SN54HC74, SN74HC74 DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET
SN54HC86, SN74HC86 QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES
ゲートドライバにSi8244を2つ、左右のハーフブリッジにIRFI4019H-117Pを使う形で、
LT Spiceでシミュレーションをしてみました。
回路図はこんな感じです。
1V 20KHz正弦波入力時の4つのMOSFETのVdsとVgsの過渡応答はこんな感じです。
デッドタイムと自励発振周波数の調整次第ですが、
Free Wheel IntervalとSlew Intervalを確認できました。
フルブリッジのD級アンプを80mmx100mmのコンパクトな基板で実装するには工夫が必要ですが、
やってみる価値はありそうです。
基板のレイアウトはこちらが参考になります。
オープンデザイン・オーディオ 